专利名称：大容量高速缓冲存储器的制作方法
技术领域：
本发明涉及一种用于高速接口的大容量高速缓冲存储器，尤指一种用于计算机系统大容量数据实时传输的大容量高速缓冲存储器。
背景技术：
在目前的计算机结构中，为了提高处理器数据存取的速度，通常在处理器和主存储器之间设置高速缓冲存储器(Cache)。随着计算机处理速度不断提高，用户对于数据带宽要求的不断增大，端口数据的传输速率也越来越高。在要求实时大容量数据传输，特别是在为多用户传输实时视频数据时，传统的在接口芯片中加入缓冲器的方法已经不能满足为高速接口提供高速缓冲存储器的要求，所以需要额外的大容量高速缓冲存储器来满足用户的需求。
为了给高速接口提供大容量的高速缓冲存储器，很多设计中采用了硬盘作为高速缓冲器的方法，采用直接存储器存储(Direct Memory Access，以下简称DMA)的方式来为高速接口缓存输入输出数据。处理器单元将要发送的数据首先送入硬盘中缓存，然后高速接口单元采用DMA方式从硬盘读出数据送给用户。然而，硬盘端口读写数据速率比较小，最大带宽数百兆比特每秒，且硬盘端口读写的时间间隔比较长，读写间隔时间数毫秒，不仅影响高速接口带宽，还影响实时数据的响应速度。因此，当高速接口速率提高，特别是接口的速率达到千兆比特以后，采用硬盘作为高速缓冲器就不能满足用户的要求了。
与此同时，双数据速率同步动态随机存储器内存条(Double DateSynchronous Dynamic Random Access Memory DIMM，以下简称DDRSDRAM DIMM)相比硬盘具有如“读写反应快速，可以提高高速接口实时数据传输的性能”及“单个DDR SDRAM DIMM的带宽可以达到数千兆比特每秒”的优点，完全可以满足高速接口单元高带宽大流量实时不间断数据存取的要求。
鉴于上述原因，本发明提出一种采用DDR SDRAM DIMM代替硬盘作为高速接口的大容量高速缓冲存储器。
发明内容
本发明的目的在于提供一种大容量高速缓冲存储器，以满足高速接口访问带宽及实时高速传输的需求。
本发明目的通过以下技术方案实现大容量高速缓冲存储器，包括高速缓冲存储控制器及由DDR SDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间的地址依阵列序轮序变化。
该高速缓冲存储控制器通过现场可编程门阵列(Field ProgrammableGate Array，FPGA)实现。
该高速缓冲存储器单元中，各DDR SDRAM内存条阵列对称分组，高速缓冲存储控制器将数据依照字节地址、对应DDR SDRAM内存条的存储空间地址，对各DDR SDRAM内存条组进行操作。
更进一步地说，DDR SDRAM内存条对称分为二组，在进行写操作时，高速缓冲存储控制器将数据按照字节的奇偶地址、对应DDR SDRAM内存条的存储奇偶地址，交替地对两个DDR SDRAM内存条组进行写操作。
在进行读操作时，高速缓冲存储控制器按照字节地址奇偶同时从两个DDR SDRAM内存条组里将数据读出来并组合。
各DDR SDRAM内存条的存储空间按照块定义，各存储空间地址依组序轮序变化。
高速缓冲存储控制器在对DDR SDRAM内存条进行读写操作时，对该组内的DDR SDRAM内存条进行刷新操作。
大容量高速缓冲存储器，包括高速缓冲存储控制器及由DDR SDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间地址轮序变化，高速缓冲存储控制器对DDR SDRAM内存条进行读写操作时，对该阵列内其他DDR SDRAM内存条进行刷新操作。
当所述高速缓冲存储控制器对DDR SDRAM内存条的读写操作和刷新操作冲突时，高速缓冲存储控制器通过调整刷新时间避免冲突。
与现有技术相比，本发明大容量高速缓冲存储器采用DDR SDRAM内存条阵列作为高速接口的缓冲存储器，可以为高速接口提供比较大的访问带宽和比较大的缓冲存储器容量，还可以为高速接口提供比较小的读写访问延时。
图1为本发明大容量高速缓冲存储器的实现框图。
图2为本发明大容量高速缓冲存储器中高速缓冲存储控制器与2×2阵列DDR Array之间的连接关系。
图3为本发明大容量高速缓冲存储器中DDR Array的物理存储空间地址结构图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明做进一步说明。
请参阅图1所示，本发明大容量高速存储缓冲器在高速接口芯片和数据处理模块之间加入由双数据速率同步动态随机存储器内存条阵列(DDRSDRAM DIMM Array，以下简称DDR Array)组成的Cache单元以及用现场可编程门阵列(Field Programmable Gate Array，以下简称FPGA)实现的Cache控制器单元。数据处理模块可在DDR Array组成的Cache单元中存放数据，或者从Cache单元中根据需要读取数据，高速接口单元通过Cache控制器与Cache单元交互数据。
DDR Array依照数据按字节地址奇偶或突发(Burst)的存储/读取方式，对应对称地分为2或2n(n＞1)组。每组共享一数据总线，同时每一DIMM均由Cache控制器单元独立控制进行读写操作。在地址的物理空间分布上，各DIMM统一分配存储地址空间，并依阵列按字节递增，且各组组内DIMM的存储空间地址同为奇偶；或地址换算为2n进制时，第m组DIMM的存储空间地址尾数同为2n-m-1(2n＞m≥0)。以下仅以数据按字节地址奇偶存储/读取，DDR Array分为2组的情况对本发明进行说明。
如图2所示为Cache控制器和Cache单元内2×2阵列DDR Array之间的连接关系图。Cache单元由4个DIMM构成，分成两个DIMM组。DIMM1、DIMM2组成DIMM组一，共享数据总线一；DIMM3、DIMM4作为DIMM组二，共享数据总线二。每一个DIMM由Cache控制器单独控制。所有DIMM的存储空间按照块定义，每一块存储空间的大小足够一次读写访问。在Cache地址的物理空间分布上，DIMM1、DIMM2、DIMM3、DIMM4统一分配存储空间地址。其中，DIMM1、DIMM2物理空间如存储块1、3、5、7存储空间的地址全部是偶数，并且是按照字节地址递增的顺序；DIMM3、DIMM4物理空间如存储块2、4、6、8存储空间的地址全部是奇数，也是按照字节地址递增的顺序。各存储空间的地址交替变化。DIMM1、DIMM2物理空间存储的数据的字节地址全部是偶数，DIMM3、DIMM4物理空间存储的数据的字节地址全部是奇数。
请进一步参阅图3所示，DIMM组一和DIMM组二是结构上完全对称的两个物理存储空间，两者配置都完全相同。Cache控制器同时控制两个DIMM组的读写，并且按照块进行读写操作，每一块存储空间的大小足够一次读写访问，使得一次读写访问不会跨越同一个DIMM组的两个DIMM。在进行写数据操作时，Cache控制器将数据按照字节的奇偶地址交替地存储在两个DIMM组，偶数字节地址的数据存储在偶数地址空间，当存储块1存满时，数据接着存储在下一个偶数地址空间存储块3；奇数字节地址的数据存储在奇数地址空间，同理，当存储块2存满时，数据接着存储在存储块4。这样一块连续地址的数据被存储在两个DIMM组中，偶数字节地址数据存储在DIMM组一，奇数字节地址数据存储在DIMM组二。在进行读数据操作时，Cache控制器按照字节地址奇偶同时从两个DIMM组里将数据读出来并组合。
由于DDR SDRAM是动态存储器，必须进行定期刷新(Refresh)，而DDRSDRAM在Refresh期间不能进行访问，但是高速接口单元又要实时对Cache进行访问，为了避免读取DIMM数据与DIMM Refresh之间的冲突，Cache控制器可以在读写DIMM1、3的同时，对DIMM2、4发出DDR Refresh命令。这样就可以实现在读写当前DIMM的同时，对其他DIMM进行DDRRefresh，避免了读写DIMM和DDR Refresh同时操作。同时，采用如图3所示的地址空间分布，可以避免对当前DIMM的连续长时间访问，让当前DIMM在读写的空隙进行DDR Refresh，从而大大减少读取DIMM数据与DIMM刷新冲突的概率。
由于Cache控制器控制着DIMM的读写和刷新，因此可以通过对这两种操作的调度，进一步降低读取DIMM数据与DIMM刷新冲突的概率，Cache的DIMM读写控制策略如下(a)DIMM读写操作与DDR Refresh不冲突写数据操作时，偶数字节地址的数据写入DIMM组一，奇数字节地址的数据写入DIMM组二；读数据操作时，从DIMM组一读出的偶数字节地址的数据和从DIMM组二读出的奇数字节地址的数据合并起来传给高速接口。
(b)DIMM读写操作与DDR Refresh冲突当读写操作与DDR Refresh冲突时，如果读写操作正在进行，则通过滞后DDR Refresh的时间，等当前读写操作完成之后再进行DDR Refresh。如果读写操作还没有进行，由于读写采用块操作，所以，Cache控制器可以预知DIMM读写操作的时间，根据DIMM读写操作的时间可以动态调整DDRRefresh，向前提前或者向后推迟DDR Refresh。
本发明采用DDR SDRAM DIMM作为高速接口，利用DDR SDRAMDIMM存取速度快、单个DDR SDRAM DIMM带宽可达数千兆比特每秒的特点，可以很好地满足高速接口高速实时数据传输的要求，为高速接口提供比较小的读写访问延时；同时采用并联DDR数据总线，可以很好地为高速接口提供大的访问带宽。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
权利要求
1.大容量高速缓冲存储器，其特征在于该高速缓冲存储器包括高速缓冲存储控制器及由DDR SDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间的地址依阵列序轮序变化。
2.如权利要求1所述的大容量高速缓冲存储器，其特征在于该高速缓冲存储控制器通过现场可编程门阵列(Field Programmable Gate Array，FPGA)实现。
3.如权利要求1所述的大容量高速缓冲存储器，其特征在于所述高速缓冲存储器单元中，各DDR SDRAM内存条阵列对称分组，高速缓冲存储控制器将数据依照字节地址、对应DDR SDRAM内存条的存储空间地址，对各DDR SDRAM内存条组进行操作。
4.如权利要求3所述的大容量高速缓冲存储器，其特征在于所述DDRSDRAM内存条对称分为二组，在进行写操作时，高速缓冲存储控制器将数据按照字节的奇偶地址、对应DDR SDRAM内存条的存储奇偶地址，交替地对两个DDR SDRAM内存条组进行写操作。
5.如权利要求3所述的大容量高速缓冲存储器，其特征在于所述DDRSDRAM内存条对称分为二组，在进行读操作时，高速缓冲存储控制器按照字节地址奇偶同时从两个DDR SDRAM内存条组里将数据读出来并组合。
6.如权利要求3所述的大容量高速缓冲存储器，其特征在于各DDRSDRAM内存条的存储空间按照块定义，各存储空间地址依组序轮序变化。
7.如权利要求3所述的大容量高速缓冲存储器，其特征在于所述高速缓冲存储控制器在对DDR SDRAM内存条进行读写操作时，对该组内的其他DDR SDRAM内存条进行刷新操作。
8.如权利要求7所述的大容量高速缓冲存储器，其特征在于当所述高速缓冲存储控制器对DDR SDRAM内存条的读写操作和刷新操作冲突时，高速缓冲存储控制器通过调整刷新时间避免冲突。
9.大容量高速缓冲存储器，其特征在于该高速缓冲存储器包括高速缓冲存储控制器及由DDR SDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间地址轮序变化，高速缓冲存储控制器对DDR SDRAM内存条进行读写操作时，对阵列内其他DDR SDRAM内存条进行刷新操作。
10.如权利要求9所述的大容量高速缓冲存储器，其特征在于当所述高速缓冲存储控制器对DDR SDRAM内存条的读写操作和刷新操作冲突时，高速缓冲存储控制器通过调整刷新时间避免冲突。
全文摘要
本发明大容量高速缓冲存储器，包括高速缓冲存储控制器及由DDRSDRAM内存条阵列组成的高速缓冲存储器单元，各DDR SDRAM内存条存储空间的地址依阵列序轮序变化。本发明采用DDR SDRAM内存条阵列作为高速接口的缓冲存储器，可以为高速接口提供比较大的访问带宽和比较大的缓冲存储器容量，还可以为高速接口提供比较小的读写访问延时。
文档编号G11C8/00GK1967713SQ20061015709
公开日2007年5月23日 申请日期2006年11月27日 优先权日2006年11月27日
发明者王曰孟 申请人:华为技术有限公司