专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，尤其涉及具有与被施加高电压的电源端子电连接
装置。
背景技术：
在现有的半导体装置中，具有混合安装了高耐压电路和低耐压电路的半导
体装置。在这样的半导体装置中设有防止对低耐压电路(图3所示的内部电路 104)施加高电压的钳位电路(参照图3)。 图3是现有的半导体装置的电路图。
参照图3，现有的半导体装置100具有被施加高电压VDD (例如30V)的 电源端子101、电阻102、钳位电路103以及通过低电压(例如5~6V)驱动的 内部电路104。
电源端子101经由电阻102与钳位电路103电连接。电源端子101是被施 加高电压Vdd的端子。电阻102用于控制在钳位电路103中流过的电流。
钳位电路103是将多个(图3所述的结构为7个)NPN型双极晶体管 111-1~111-7串联连接的结构。配置在与电阻102最接近的位置的NPN型双极 晶体管111-1的集电极经由电阻102与电源端子101电连接。配置在与电阻102 最远的位置的NPN型双极晶体管111-7的发射极接地。各NPN型双极晶体管 111-1~111-7的基极与各NPN型双极晶体管111-1 111-7的发射极电连接。此 外，NPN型双极晶体管111-l lll-6与相邻的NPN型双极晶体管111-2~111-7 的集电极和基极电连接。
上述说明的NPN型双极晶体管111-1~111-7各自具有正向的二极管(由基 极(P)和发射极(N)构成的二极管)的作用。这样结构的钳位电路103根 据NPN型双极晶体管111-1~111-7的基极-发射极之间的电压VBE(通过在NPN 型双极晶体管111-1 111-7中流过电流I而产生的电压)进行钳位，防止对内部电路104施加高电压，防止内部电路104损坏。
内部电路104具有基准电压产生电路106和低电压驱动用电路107。基准 电压产生电路106具有N型MOS晶体管113、 114。 N型MOS晶体管113的 漏极与钳位电路103电连接。N型MOS晶体管114的源极接地。N型MOS 晶体管113的栅极与N型MOS晶体管114的栅极电连接。此外，N型MOS 晶体管113、 114的栅极与N型MOS晶体管113的源极、N型MOS晶体管 114的漏极以及低电压驱动用电路107电连接。
上述结构的基准电压产生电路106是用于产生基准电压VREF的电路，基 准电压VREF是比在电源端子101施加的高电压VoD低的电压。低电压驱动用
电路107在被施加了基准电压Vref时进行驱动。
作为公开了与上述说明的现有的半导体装置100的结构类似的结构的专 利文献，例如具有下述的专利文献1。具体地说，专利文献1的图4以及图5 所示的结构与现有的半导体装置100的结构类似。在专利文献1的图4以及图
专利文献1特开昭62-49422号公报
发明内容
但是，在现有的半导体装置100中，因为具有正向的二极管的功能的NPN 型双极晶体管111-l lll-7的各个电压VBE较小(0.7V)，所以使用多个(图3 所示的结构为7个)NPN型双极晶体管111-1~111-7来构成钳位电路103。因 此，半导体装置100的平面内的钳位电路103的占用面积变大，难以实现半导 体装置IOO的小型化。
因此，本发明是鉴于该问题而提出的，其目的在于提供一种减小半导体装 置的平面内的钳位电路的占用面积，能够实现半导体装置小型化的半导体装 置。
根据本发明的一个观点，提供一种半导体装置(10)，该半导体装置(IO) 具有第1电源端子(11),其被施加高电压(VDD1);钳位电路(13)，其与 所述第1电源端子(ll)电连接；以及内部电路(14),其与所述钳位电路(13) 电连接，通过低于所述高电压(VDD1)的电压(Vref)进行驱动，通过双极晶 体管(21)构成所述钳位电路(13)，并且将所述双极晶体管(21)的发射极与所述第1电源端子(11)电连接，将所述双极晶体管(21)的集电极接地， 将所述双极晶体管(21)的基极与所述集电极电连接。
根据本发明，通过双极晶体管(21)构成钳位电路(13)，并且将双极晶 体管(21)的发射极与第1电源端子(11 )电连接，将双极晶体管(21 )的集 电极接地，将双极晶体管(21)的基极与集电极电连接，由此，可以通过双极 晶体管(21)的反向电压(比正向连接的现有的双极晶体管(111-l lll-7)的 基极-发射极之间的电压VBE大的电压)进行钳位，因而，可以只通过一个双 极晶体管(21)构成钳位电路(13)。由此，半导体装置(10)的平面内的钳 位电路(13)的占用面积变小，所以能够实现半导体装置(10)的小型化。 另外，上述参照符号只不过是参考，本发明并不限于图示的方式。 本发明通过减小半导体装置的平面内的钳位电路的占用面积，能够实现半 导体装置的小型化。
图l是本发明第1实施方式的半导体装置的电路图。 图2是本发明第2实施方式的半导体装置的电路图。 图3是现有的半导体装置的电路图。 符号说明
10、 30半导体装置；11、 31电源端子；12电阻；13钳位电路；14内 部电路；16基准电压产生电路；17低电压驱动用电路；21 NPN型双极晶 体管；23、 24 N型MOS晶体管；32高耐压MOS晶体管；VDD1、 VDD2高 电压；Vref基准电压
具体实施例方式
然后，根据附图对本发明的实施方式进行说明。
(第1实施方式)
图1是本发明第1实施方式的半导体装置的电路图。
参照图1，第1实施方式的半导体装置IO具有作为第1电源端子的电源 端子ll、电阻12、钳位电路13以及通过低电压进行驱动的内部电路14。
电源端子11是纟皮施加高电压VDD1 (例如30V)的端子。电源端子11经 由电阻12与钳位电路13电连接。电阻12与电源端子11以及钳位电路13电连接。
钳位电路13由一个NPN型双极晶体管21构成。NPN型双极晶体管21 的发射极经由电阻12与电源端子11电连接，并且与内部电路14电连接。NPN 型双极晶体管21的集电极接地。NPN型双极晶体管21的基极与NPN型双极 晶体管21的集电极电连接。上述结构的钳位电路13是用于不对内部电路14 施加能使内部电路14损坏那样的高电压的电路。
如此，使用NPN型双极晶体管21来构成钳位电路13，并且将NPN型双 极晶体管21的发射极与电源端子11电连接，将NPN型双极晶体管21的集电 极接地，将NPN型双极晶体管21的基极与NPN型双极晶体管21的集电极电 连接，由此，可以通过NPN型双极晶体管21的反向电压(比正向连接的NPN 型双极晶体管21的基极-发射极之间的电压(例如0.7V)大的电压。反向电压 例如可以为6V。)进行钳位，因此，可以只通过一个NPN型双极晶体管21构 成钳位电路13。由此，半导体装置10的平面内的钳位电路13的占用面积变 小，所以能够实现半导体装置10的小型化(具体地说，半导体装置10的平面 方向的尺寸的小型化)。
内部电路14具有基准电压产生电路16以及通过低电压(例如5~6V)驱 动的低电压驱动用电路17。基准电压产生电路16与低电压驱动用电路17电 连接。基准电压产生电路16具有N型MOS晶体管23、 24。 N型MOS晶体 管23的漏极与NPN型双极晶体管21的发射极电连接。N型MOS晶体管24 的源极接地。N型MOS晶体管23的栅极与N型MOS晶体管24的栅极电连 接。此外，N型MOS晶体管23、 24的栅极与N型MOS晶体管23的栅极以 及N型MOS晶体管24的漏极电连才妄。
上述结构的基准电压产生电路16是用于产生基准电压VREF的电路，基准 电压VREF是比在电源端子11施加的高电压VocM低的电压。低电压驱动用电 路17是在^皮施加了基准电压VREF时进行驱动的电路。
根据本实施方式的半导体装置，使用NPN型双极晶体管21构成钳位电路 13,并且将NPN型双极晶体管21的发射极与电源端子11电连接，将NPN型 双极晶体管21的集电极接地，将NPN型双极晶体管21的基极与NPN型双极 晶体管21的集电极电连接，由此，可以通过NPN型双极晶体管21的反向电压(比正向连接的NPN型双极晶体管21的基极-发射极之间的电压大的电压。 反向电压例如可以为6V。)进行钳位，因此，可以只通过一个NPN型双极晶 体管21构成钳位电路13。由此，半导体装置10的平面内的钳位电路13的占 用面积变小，所以能够实现半导体装置10的小型化(具体地说，半导体装置 IO的平面方向的尺寸的小型化)。 (第2实施方式)
图2是本发明第2实施方式的半导体装置的电路图。在图2中，对与第1 实施方式的半导体装置IO相同的结构部分标注相同符号。
参照图2，第2实施方式的半导体装置30除了在第1半导体装置10的结 构中设置了作为第2电源端子的电源端子31和高耐压MOS晶体管32以外， 与半导体装置IO的结构相同。
电源端子31是^f皮施加高电压VDD2 (例如30V)的端子。电源端子31与 高耐压MOS晶体管32电连接。
高耐压MOS晶体管32的基极与NPN型双极晶体管21的发射极电连接。 高耐压MOS晶体管32的漏极与电源端子31电连接。高耐压MOS晶体管32 的源极与N型MOS晶体管23的漏极电连接。
如此，通过设置2个电源端子11、 31以及与电源端子31、钳位电路13 以及内部电路14电连接的高耐压MOS晶体管32，与第1实施方式的半导体 IO相比，能够向内部电路14提供较多的电流，所以能够将消耗较多电流的电 路作为内部电路14来使用。
根据本实施方式的半导体装置，设置被施加高电压的电源端子31、以及 与电源端子31电连接的高耐压MOS晶体管32,经由高耐压MOS晶体管32 将内部电路14与双极晶体管13电连接，由此能够向内部电路14提供较多的 电流，所以能够将消耗较多电流的电路作为内部电路14来使用。
另外，本实施方式的半导体装置30能够得到与第1实施方式的半导体装 置IO相同的效果。
以上，详细叙述了本发明的优选实施方式，但本发明并不限于某个特定的 实施方式，在本发明的权利要求书中记载的本发明要求保护的范围内，可以进 行各种变更。本发明可以用于具有与被施加高电压的电源端子电连接的钳位电路以及与钳 位电路电连接，并通过低电压进行驱动的内部电路的半导体装置。
权利要求
1. 一种半导体装置，其具有被施加高电压的第1电源端子、与所述第1电源端子电连接的钳位电路、以及与所述钳位电路电连接，通过比所述高电压低的电压进行驱动的内部电路，其特征在于，通过双极晶体管构成所述钳位电路，并且将所述双极晶体管的发射极与所述第1电源端子电连接，将所述双极晶体管的集电极接地，将所述双极晶体管的基极与所述集电极电连接。
2. 根据权利要求1所述的半导体装置，其特征在于， 设置被施加高电压的第2电源端子以及与所述第2电源端子电连接的高耐压MOS晶体管，经由所述高耐压MOS晶体管将所述内部电路与所述双极晶体管电连接。
3. 根据权利要求1或2所述的半导体装置，其特征在于，所述内部电路与所述双极晶体管电连接，并且具有产生所述低的电压的基
全文摘要
本发明提供一种半导体装置，其具有被施加高电压的电源端子、与电源端子电连接的钳位电路以及与钳位电路电连接，并且通过低电压进行驱动的内部电路，其目的在于减小半导体装置的平面内的钳位电路的占用面积，能够实现半导体装置的小型化。半导体装置(10)具有钳位电路(13)，其与被施加高电压V<sub>DD1</sub>的电源端子(11)电连接；以及内部电路(14)，其与钳位电路(13)电连接，通过比高电压V<sub>DD1</sub>低的基准电压V<sub>REF</sub>进行驱动，使用NPN型双极晶体管(21)构成钳位电路(13)，并且将NPN型双极晶体管(21)的发射极与电源端子(11)电连接，将NPN型双极晶体管(21)的集电极接地，将NPN型双极晶体管(21)的基极与NPN型双极晶体管(21)的集电极电连接。
文档编号G11C5/14GK101488362SQ20091000234
公开日2009年7月22日 申请日期2009年1月7日 优先权日2008年1月8日
发明者山口公一, 川越治 申请人:三美电机株式会社