磁性随机存取存储器的制造方法

磁性随机存取存储器的制造方法
【专利摘要】公开了一种诸如磁性随机存取存储器（MRAM）的磁性存储设备，及在其上安装了磁性存储设备的存储模块和存储系统。MRAM包括：磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；及提供各种接口功能的接口单元。存储模块包括模块板和安装在模块板上的至少一个MRAM芯片，并且进一步包括管理至少一个MRAM芯片的操作的缓冲器芯片。存储系统包括MRAM和与MRAM通信的存储控制器，并且通过使用连接在MRAM和存储控制器之间的光链路，可以通信电向光转换信号或光向电转换信号。
【专利说明】磁性随机存取存储器
[0001]对相关申请的交叉引用
[0002]此申请要求于2012年7月11日在韩国知识产权局提交的韩国专利申请N0.10-2012-0075744的优先权，通过引用将其公开全面合并于此。
【技术领域】
[0003]此公开涉及半导体存储设备，并且更具体地，涉及一种包括非易失性磁层的诸如磁性随机存取存储器(MRAM)的磁性存储设备的接口技术。
【背景技术】
[0004]半导体产品正在发展为具有更小的尺寸，并且处理更多的数据。因此，存在增加在半导体产品中使用的存储设备的工作速度和集成度的需求。为满足此需求，提出了基于随磁体的极性改变的电阻的改变而工作的MRAM。
[0005]通过被集成到各种电子设备中来使用MRAM。这些电子设备的一些可以是现有的或传统的系统。为了接收各种外部信号并向外部施加内部数据信号，MRAM可能需要各种接口功能。

【发明内容】

[0006]公开的实施例提供了一种支持各种接口功能的磁性随机存取存储器(MRAM)，以及在其上安装MRAM的存储模块和存储系统。
[0007]根据本发明构思的一方面，提供了一种磁性随机存取存储器(MRAM)，包括:磁性存储单元，每个根据磁化方向在至少两种状态之间变化；及接口电路，其根据时钟信号的上升沿和下降沿而输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为数据输A /输出信号(被称作DQ信号)。
[0008]接口电路可以被设置为根据时钟信号的一个周期中的上升沿来输入/输出DQ信号。
[0009]接口电路可以被设置为根据时钟信号的上升沿和下降沿来输入/输出DQ信号。
[0010]MRAM可以进一步包括时钟发生器，该时钟发生器生成具有与时钟信号相同的相位的第一内部时钟信号，相位从时钟信号相位延迟90度的第二内部时钟信号，通过反转第一内部时钟信号而获得的第三内部时钟信号，及通过反转第二内部时钟信号而获得的第四内部时钟信号。接口电路可以被设置为根据第一至第四内部时钟信号的上升沿来输入/输出DQ信号。
[0011]MRAM可以进一步包括时钟发生器，该时钟发生器生成频率是时钟信号频率的两倍的第一内部时钟信号，相位从第一内部时钟信号的相位延迟90度的第二内部时钟信号，通过反转第一内部时钟信号而获得的第三内部时钟信号，及通过反转第二内部时钟信号而获得的第四内部时钟信号。接口电路可以被设置为根据第一至第四内部时钟信号的上升沿来输入/输出DQ信号。[0012]接口电路可以被设置为输入/输出与时钟信号的上升和下降沿同步的读数据分组、写数据分组、或命令分组来作为DQ信号。
[0013]接口电路可以被设置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，生成满足时钟信号和数据选通信号之间的偏斜规范的时钟同步信号，并且在锁存的DQ信号的窗口中心生成时钟信号的沿。
[0014]接口电路可以被设置为通过使用频率是对命令和地址信号进行采样的时钟信号频率的两倍的差分数据时钟信号来对DQ信号采样。
[0015]接口电路可以支持比较通过一个通道接收的DQ信号的电压电平与参考电压的单端信号传输(signaling)。通道可以支持上拉端接的伪漏极开路(pseudo open drain,POD)接口。
[0016]接口电路可以支持输入通过两个通道接收的DQ信号和反转的DQ信号的差分端信号传输。两个通道的每个可以支持上拉端接的POD接口。
[0017]两个通道可以通过电阻器彼此连接，并且支持低电压差分信号传输(LVDS)，并且DQ信号和反转的DQ信号可以具有小摆动(swing)。
[0018]接口电路可以通过一个通道接收DQ信号，并且该通道可以支持将与DQ信号的多位对应的电压转换为多电平电压信号的多电平信号传输接口。
[0019]接口电路通过支持多电平信号传输接口的两个通道，可以接收与DQ信号的多位对应的电压到多电平电压信号对。
[0020]根据所公开的实施例的另一方面，提供了一种磁性随机存取存储器(MRAM)，包括:磁性存储单元，其每个根据磁化方向在至少两个状态之间变化；延迟锁定环(DLL)，其接收使MRAM的操作同步的外部时钟信号，通过使用延迟元件将外部时钟信号延迟预定的时间段，并且生成与外部时钟信号同步的内部时钟信号；及数据输入/输出缓冲器(称为DQ缓冲器)，其响应于内部时钟信号来锁存从磁性存储单元读取或写到磁性存储单元的数据。
[0021]DLL可以进行工作，以使得当MRAM处于省电模式时防止接收外部时钟信号。
[0022]DLL可以生成频率与外部时钟信号的频率相同的第一内部时钟信号，并生成频率是外部时钟信号的两倍的第二内部时钟信号，其中，使用第一内部时钟信号来作为DQ缓冲器的时钟信号，并且使用第二内部时钟信号来作为从磁性存储单元读出或写到磁性存储单元的数据的时钟信号。
[0023]DLL可以进一步包括分别响应于外部时钟信号而接收从延迟元件输出的多个延迟的时钟信号的相位延迟检测器，其中，每个相位延迟检测器比较每个延迟的时钟信号的相位与位于前端的相位延迟检测器的进位输出端的相位，并且向相应相位延迟检测器的进位输出端输出比较结果，其中，当外部时钟信号的相位与延迟的时钟信号的相位彼此匹配时，相位延迟检测器输出延迟的时钟信号作为内部时钟信号并且禁用进位输出端。
[0024]DLL可以包括:相位检测器，其比较外部时钟信号的相位与反馈时钟信号的相位；电荷泵，其响应于相位检测器的比较结果而生成电压控制信号；环路滤波器，其通过对相位差积分来生成电压控制信号；延迟元件，每个延迟元件输入外部时钟信号并且响应于电压控制信号而输出内部时钟信号；及补偿延迟电路，其输入内部时钟信号，并且通过补偿通过其发送读数据的线路径上的负载来输出反馈时钟信号。
[0025]根据另一实施例，提供了一种磁性随机存储器(MRAM)，包括:磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；数据总线反相器，其最小化从磁性存储单元读出或写到磁性存储单元的数据字之间的位切换；及数据输入/输出焊盘(称为DQ焊盘)，其向数据总线发送数据字。
[0026]数据总线反相器可以执行位切换，以便最小化在数据字的数据型式中的逻辑低位的数目。
[0027]数据总线反相器可以执行位切换，以便最小化数据字的与先前数据型式的改变。
[0028]根据另一实施例，提供了一种磁性随机存储器(MRAM)，包括:磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；数据驱动器，其通过外部数据总线向/从数据输入/输出端(被称作DQ端)发送/接收从磁性存储单元读取或写到磁性存储单元的数据；及片上端接电路，其控制DQ端的端接电阻，以便实现与外部数据总线的阻抗匹配。
[0029]MRAM可以进一步包括:外部电阻器连接至的校准端(被称为ZQ端)；及连接至ZQ端的校准电阻器，其中，当每个校准电阻器的电阻值与外部电阻器的电阻值相同时，片上端接电路响应于校准码来控制DQ端的端接电阻。
【专利附图】

【附图说明】
[0030]从如下结合附图的详细描述中将更清楚地理解示范性实施例，在附图中:
[0031]图1是示出根据示范性实施例的包括磁性随机存取存储器(MRAM)的半导体存储系统的框图；
[0032]图2是示出根据示范性实施例的MRAM的框图；
[0033]图3是根据一个示范性实施例的在图2的存储库中的示范性存储单元阵列的框图；
[0034]图4是示出根据一个示范性实施例的、图3的示范性自旋转移扭矩(STT)-MRAM单元的立体图；
[0035]图5A和5B是用于说明根据写到例如图4的磁性隧道结(MTJ)的数据的磁化方向的框图；
[0036]图6是用于说明例如图4的STT-MRAM单元的写操作的框图；
[0037]图7A和7B是示出根据某些实施例的图4的STT-MRAM单元中的示范性MTJ的框图；
[0038]图8是示出根据另一实施例的图4的STT-MRAM单元中的示范性MTJ的框图；
[0039]图9A和9B是示出根据其它实施例的图4的STT-MRAM单元中的示范性双MTJ的框图；
[0040]图10是示出根据一个实施例的、MRAM的示范性时钟发生器的框图；
[0041]图11是示出根据一个实施例的、图10的时钟发生器的示范性工作波形的图；
[0042]图12是用于说明根据示范性实施例的、用于MRAM中的分组的协议的图；
[0043]图13是用于说明根据示范性实施例的、MRAM的源同步接口的框图；
[0044]图14是用于说明根据一个实施例的、在图13的数据输入路径上的示范性操作的时序图；
[0045]图15至17是用于说明根据一个实施例的、在图13的数据输入路径上的示范性tDQSS定时容限的图；
[0046]图18是示出根据示范性实施例的、包括MRAM的半导体存储系统的框图；
[0047]图19是用于说明根据一个示范性实施例的图18的MRAM接口的图；
[0048]图20是示出根据另一实施例的、包括MRAM的示范性半导体存储器系统的框图；
[0049]图21是示出根据另一实施例的、包括MRAM的示范性半导体存储器系统的框图；
[0050]图22是示出根据另一实施例的、包括MRAM的示范性半导体存储器系统的框图；
[0051]图23是示出根据另一实施例的、包括MRAM的示范性半导体存储器系统的框图；
[0052]图24和25是用于说明根据示范性实施例的、图23的多电平转换器的操作的表；
[0053]图26是示出根据一个示范性实施例的、根据图23的多电平单端信号传输接口中的数据信号的多电平电压信号的电压电平的图；
[0054]图27是示出根据另一实施例的、包括MRAM的示范性半导体存储系统的框图；
[0055]图28是示出根据一个示范性实施例的、根据图27的多电平差分端信号传输接口中的数据信号的多电平电压信号的电压电平的图；
[0056]图29是示出根据另一实施例的、包括MRAM的示范性半导体存储系统的框图；
[0057]图30是示出图29的示范性输出驱动器的电路图；
[0058]图31是示出图29的示范性输入驱动器的电路图；
[0059]图32是示出根据另一实施例的、包括MRAM的示范性半导体存储系统的框图；
[0060]图33至35是示出根据其它实施例的、包括MRAM的示范性半导体存储系统的框图；
[0061]图36是示出根据一个实施例的、包括MRAM的示范性系统的框图；
[0062]图37是示出根据示范性实施例的包括在MRAM中的延迟锁定环(DLL)的框图；
[0063]图38是示出根据另一示范性实施例的包括在MRAM中的DLL的电路图；
[0064]图39是示出根据一个示范性实施例的、生成图38的待机信号的控制信号发生器的电路图；
[0065]图40是示出根据一个示范性实施例的、施加图39的信号MRSET的模式寄存器的图；
[0066]图41是示出根据另一实施例的、包括在MRAM中的示范性DLL的框图；
[0067]图42是示出根据一个实施例的、包括在MRAM中的示范性相位锁定环(PLL)的框图；
[0068]图43是用于说明根据一个示范性实施例的、图42的MRAM的操作的时序图；
[0069]图44是示出根据另一实施例的、包括在MRAM中的示范性DLL的电路图；
[0070]图45是用于说明根据一个示范性实施例的、图44的DLL的操作的图；
[0071]图46是示出根据另一实施例的、包括在MRAM中的示范性DLL的电路图；
[0072]图47是用于说明根据一个示范性实施例的、图46的DLL的操作的时序图；
[0073]图48是示出根据另一实施例的、包括在MRAM中的示范性DLL的电路图；
[0074]图49是示出根据一个示范性实施例的、在图48的模拟延迟线中的延迟元件的电路图；
[0075]图50是示出根据另一实施例的示范性MRAM的框图；
[0076]图51和52是用于说明根据一个示范性实施例的、图50的读/写电路的操作的图；
[0077]图53和54是示出根据一个示范性实施例的、包括在图50的控制逻辑单元中的模式寄存器的图；
[0078]图55是示出根据另一实施例的示范性MRAM的框图；
[0079]图56是根据本发明构思的实施例的包括MRAM的存储系统的框图；
[0080]图57是示出根据另一实施例的、包括MRAM的示范性存储系统的框图；
[0081]图58是示出根据一个示范性实施例的、包括在图57的控制逻辑单元中的模式寄存器的图；
[0082]图59是用于说明根据一个示范性实施例的、图57的动态端接的时序图；
[0083]图60和61是示出根据一个示范性实施例的、图57的端接控制单元的图；
[0084]图62是示出根据另一实施例的示范性MRAM的电路图；
[0085]图63至69是用于说明根据示范性实施例的MRAM封装、MRAM引脚结构、以及MRAM模块的视图和图表；
[0086]图70是示出根据 示范性实施例的具有包括MRAM半导体层的堆叠结构的半导体设备的透视图；
[0087]图71是示出根据另一实施例的、包括MRAM的示范性存储系统的框图；
[0088]图72是示出根据一个实施例的、包括MRAM的示范性数据处理系统的框图；
[0089]图73是示出根据一个实施例的、在其上安装了 MRAM的示范性服务器系统的框图；以及
[0090]图74是示出根据一个实施例的、在其上安装了 MRAM的示范性计算机系统的框图。【具体实施方式】
[0091]如此处使用的，术语“和/或”包括一个或多个关联的所列项的任意和全部组合。诸如“……的至少一个”的表达当在一列元件之后时，修饰的是整列元件而不是修饰该列中的单个元件。
[0092]参照用于示出本发明构思的示范性实施例的附图以便获得对本发明构思及其优点，和通过实施本发明构思所实现的目标的充分理解。
[0093]由于本发明构思允许各种改变和众多实施例，将在附图中示出并在所写说明书中详细描述特定的实施例。然而，这不是意在将本发明构思限制在特定的实践模式，并且要理解，本发明构思中涵盖了不脱离本发明构思的精神和技术范围的所有改变、等同和替代。在附图中，用相似的参考数字表示相似的元件。在附图中，为了清楚而放大结构的尺寸。
[0094]在本说明书中使用的术语仅用来描述特定实施例，而不是意欲限制本发明构思。如此处使用的，单数形式“一”、“一个”和“该”旨在同样包括复数形式，除非上下文清楚地指示其他情况。将进一步理解，在此使用的术语“包含”和/或“包含了”或者“包括”和/或“包括了”指定所述特征、整数、步骤、操作、数字、部件和/或其组合的存在，但不排除一个或多个其他特征、整数、步骤、操作、数字、部件和/或其组合的存在或添加。
[0095]应该理解，当一个元件被称作“连接”或“耦接”到另一元件或“在另一元件上”时，可以将它直接连接或耦接到另一元件或者在另一元件上，或者可以存在中间元件。相反地，当一个元件被称作是“直接连接”或“直接耦接”到另一元件时，不存在中间元件。如此处使用的，术语“和/或”包括一个或多个关联的所列项的任意和全部组合，并且可以缩写为“/，，。
[0096]应该理解，虽然这里可以使用术语第一、第二等来描述各种元件，但是这些元件不应该被这些术语限制。除非另外指示，否则仅使用这些术语来区分一个元件与另一个元件。例如，在不脱离本公开的教导的情况下，第一芯片可以被称为第二芯片，并且类似地，第二芯片可以被称为第一芯片。
[0097]将参照作为理想示意图的平面视图、透视图和/或截面视图来描述此处描述的实施例。因此，取决于制造技术和/或容差可以修改示范性视图。因此，所公开的实施例不限于图中所示的那些，而是包括基于制造过程而形成的配置中的修改。因此，图中示例的区域具有示意性，并且图中所示的区域的形状例示了元件的区域的特定形状，并且特定属性和形状不限制本发明的各方面。[0098]为了便于描述，这里可以使用诸如“在……之下”、“在……下方”、“下部”、“在……
上”、“上部”等的空间相对术语来描述如图中所示的一个元件或特征对另一(些)元件或特征的关系。应该理解，空间相对术语旨在涵盖除了图中描绘的取向之外的、使用或操作中的设备的不同取向。例如，如果翻转图中的设备，则描述为“在其它元件或特征下方”或“在其它元件或特征之下”的元件将位于“在其它元件或特征上方”。因此，术语“在……下方”可以涵盖上面和下面两个取向。设备可以有其它朝向(旋转90度或在其它取向)，并且这里使用的空间相对描述符被进行相应地解释。
[0099]如果术语没有被具体定义，则这里使用的全部术语(包括技术和科学术语)具有本领域的普通技术人员所通常理解的一样的意思。如果术语在此没有被具体定义，则通过词典定义的通用术语应该被理解为具有在本领域可以通过上下文理解的意思，而不应该具有理想化或过于正式的意思。
[0100]磁性随机存取存储器(MRAM)是基于磁致电阻的非易失性计算机存储器。MRAM在很多方面不同于易失性RAM。因为MRAM是非易失性的，所以即使当断电时，MRAM也可以保存所有存储的数据。
[0101]虽然非易失性RAM —般慢于易失性RAM，但是MRAM具有与易失性RAM的读和写响应时间可兼容的读和写响应时间。不同于将数据存储为电荷的传统RAM，MRAM通过使用磁致电阻元件来存储数据。通常，磁致电阻元件由每个具有磁性的两个磁层组成。
[0102]MRAM是通过使用磁隧道结型式来读和写数据的非易失性存储设备，磁隧道结型式包括两个磁层和布置在两个磁层之间的绝缘膜。磁隧道结型式的电阻值可以根据每个磁层的磁化方向而变化。MRAM可以通过使用电阻值的变化来编程或移除数据。
[0103]使用自旋转移扭矩(STT)现象的MRAM使用如下的方法，其中当自旋极化电流沿一个方向流动时，由于电子的自旋转移而改变磁层的磁化方向。一个磁层(固定层)的磁化方向可以是固定的，并且另一磁层(自由层)的磁化方向可以根据由编程电流生成的磁场而改变。
[0104]编程电流的磁场可以将两磁层的磁化方向布置成平行或反平行的。在一个实施例中，如果两个磁层的磁化方向是平行的，则两磁层之间的电阻处于低(“O”)状态。如果两个磁层的磁化方向是反平行的，则两磁层之间的电阻处于高(“I”)状态。自由层的磁化方向的切换和两磁层之间的电阻的高或低状态导致MRAM的写和读操作。[0105]虽然MRAM是非易失性的并且提供快速响应时间，但是MRAM单元具有有限的规模并且对写干扰敏感。施加来切换MRAM的磁层之间的电阻的高和低状态的编程电流通常较高。因此，当在MRAM阵列中排列了多个单元时，向一个存储单元施加的编程电流改变相邻单元的自由层的磁场。通过使用STT现象可以防止这种写干扰。
[0106]典型的STT-MRAM可以包括磁性隧道结(MTJ)，其为包括两个磁层(固定层和自由层)及布置在两磁层之间的绝缘层的磁致电阻数据存储设备。
[0107]编程电流通常流经MTJ。固定层自旋极化编程电流的电子，并且随着自旋极化的电子电流通过MTJ而生成扭矩。自旋极化的电子电流当与自由层相互作用时向自由层施加扭矩。
[0108]当通过MTJ的自旋极化的电子电流的扭矩大于门限切换电流密度时，由自旋极化的电子电流施加的扭矩足以切换自由层的磁化方向。因此，自由层的磁化方向可以与固定层平行或反平行，并且改变MTJ中的电阻状态。
[0109]STT-MRAM去除了对于用于切换磁致电阻设备中的自由层的自旋极化的电子电流的外部磁场的要求。此外，STT-MRAM改进了规模，因为其减小了单元尺寸，并且减小了编程电流，并且防止了写干扰。此外，STT-MRAM可以具有高隧道磁阻比，并且通过允许高低状态之间的高比率而改善了磁域中的读操作。
[0110]MRAM是具有低成本并具有高容量(像动态随机存取存储器(DRAM))、高速工作(像静态随机存取存储器(SRAM))、并且是非易失性的(像闪存)的全面(all-round)的存储设备。
[0111]图1是示出根据一个示范性实施例的包括MRAM的半导体存储系统10的框图。
[0112]参照图1，半导体存储系统10包括存储控制器11和存储设备12。存储控制器11应用用于控制存储设备12的各种信号，例如，命令信号CMD、时钟信号CLK、和地址信号ADD。此外，存储控制器11与存储设备12通信，以向存储设备12应用数据信号DQ，或从存储设备12接收数据信号DQ。
[0113]存储设备12可以包括单元阵列，在其中排列了多个存储单元，例如MRAM单元。为了便于说明，将存储设备12称作MRAM。遵守DRAM协议的DRAM接口可以存在于存储控制器11和MRAM 12之间。
[0114]图2是示出根据示范性实施例的MRAM 12的框图。
[0115]参照图2，MRAM 12是与时钟信号CK的上升沿/下降沿同步工作的双数据率设备。MRAM 12支持根据时钟信号CK的工作频率的各种数据速率。例如，在一个实施例中，当时钟信号CK的工作频率是800 MHz时，MRAM 12支持1600 MT/s的数据速率。在某些实施例中，MRAM 12可以支持1600、1867、2133、和2400 MT/s的数据速率。
[0116]MRAM 12包括控制逻辑和命令解码器14，其经由控制总线从诸如存储控制器11的外部设备接收多个命令信号和时钟信号。例如，命令信号包括芯片选择信号CS_n、写启用信号WE_n、列地址选通(CAS)信号CAS_n、和行地址选通信号RAS_n。时钟信号包括时钟启用信号CKE和补充时钟信号CK_t和CK_c。这里，_n表示激活低信号，并且_t和_c表示信号对。命令信号CS_n、WE_n、RAS_n和CAS_n可以由与诸如读命令或写命令的特定命令对应的逻辑值来驱动。
[0117]控制逻辑和命令解码器14包括模式寄存器15，模式寄存器15提供MRAM12的多个工作选项。模式寄存器15可以对MRAM 12的各种功能、特性、和模式编程。例如，模式寄存器15可以控制突发(burst)长度、读突发类型、CAS延迟、测试模式、延迟锁定环(DLL)重置、写恢复和读命令至预充电命令特征、以及预充电省电期间的DLL使用。模式寄存器15可以存储用于控制DLL启用/禁用、输出驱动强度、额外的延迟(AL)、写均衡启用/禁用、终止数据选通(TDQS)启用/禁用、及输出缓冲器启用/禁用的数据。模式寄存器15可以存储用于控制CAS写延迟(CWL)、动态终止和写循环冗余检验(CRC)的数据。
[0118]模式寄存器15可以存储用于控制多目的寄存器(MPR)定位功能、MPR操作功能、减速(gear down)模式、每个MRAM寻址模式、和MPR读格式的数据。模式寄存器15可以存储用于控制省电模式、参考电压(Vref)监视、CS至命令/地址延迟模式、读前同步码训练模式、读前同步码功能、和写同步码功能的数据。模式寄存器15可以存储用于控制命令和地址(C/A)奇偶校验功能、CRC错误状态、C/A奇偶校验错误状态、片上端接(ODT)输入缓冲器省电(power down)功能、数据掩码(DM)功能、写数据总线反转(DBI)功能、和读DBI功能的数据。在一个实施例中，模式寄存器15存储用于控制VrefDQ训练值、VrefDQ训练范围、VrefDQ训练启用、和指CAS_n至CAS_n命令延迟的t(XD时序的数据。
[0119]控制逻辑和命令解码器14锁存并解码响应于时钟信号CK_t和CK_c而施加的命令。控制逻辑和命令解码器14通过使用用于执行施加的命令的功能的内部块来生成时钟和控制信号的序列。
[0120]MRAM 12进一步包括地址缓冲器16，用于经由地址总线从存储控制器11 (见图1)接收行、列和库地址AO至A17、BAO和BA1，以及库组地址BGO和BG1。地址缓冲器16接收应用到行地址复用器17和库控制逻辑单元18的行地址、库地址和库组地址。
[0121]行地址复用器17向多个地址锁存和解码器20A至20D应用从地址缓冲器16接收的行地址。库控制逻辑单元18激活与从地址缓冲器16接收的库地址BAl =BAO和库组信号BGl =BGO对应的地址锁存和解码器20A至20D。
[0122]为了激活与解码的行地址对应的存储单元的行，激活的地址锁存和解码器20A至20D向对应的存储库21A至21D (用21共同表示)应用各种信号。存储库21A至21D的每个包括存储单元阵列，其中，存储单元阵列包括多个存储单元。由感应放大器22A至22D检测和放大在被激活的行的存储单元中存储的数据。
[0123]在应用行和库地址之后，向地址总线应用列地址。地址缓冲器16向列地址计数器和锁存器19应用列地址。列地址计数器和锁存器19锁存列地址，并且向多个列解码器23A至23D应用锁存的列地址。库控制逻辑单元18激活与所接收的库地址和库组地址对应的列解码器23A至23D，并且被激活的列解码器23A至23D解码列地址。
[0124]根据MRAM 12的工作模式，列地址计数器和锁存器19可以直接向列解码器23A至23D应用锁存的列地址，或者向列解码器23A至23D应用以由地址缓冲器16应用的列地址开始的列地址序列。响应于来自列地址计数器和锁存器19的列地址而被激活的列解码器23A至23D向输入/输出(I/O)门控和DM逻辑单元24施加解码和控制信号。I/O门控和DM逻辑单元24从在存取的存储库21A至21D中激活的存储单元的行当中存取与解码的列地址对应的存储单元。
[0125]根据MRAM 12的读命令，从寻址的存储单元读取数据，并且通过I/O门控和DM逻辑单元24向读锁存器25发送数据。I/O门控和DM逻辑单元24向读锁存器25发送N位数据，并且读锁存器25向复用器26发送例如4 N/4位。
[0126]MRAM 12在每次存储器存取中可以具有N预取结构。例如，MRAM 12可以具有检索4块η位数据的4η预取结构。可替换地，MRAM 12可以具有8η预取结构。如果MRAM 12具有4η预取结构和χ4数据宽度，则I/O门控和DM逻辑单元24向读锁存器25发送16位，并向复用器26发送4块4位数据。
[0127]数据驱动器27从复用器26顺序地接收Ν/4位数据。此外，数据驱动器27从选通信号发生器28接收数据选通信号DQS_t和DQS_c，并且从DLL 29接收延迟的时钟信号CKDEL。数据选通(DQS)信号被诸如存储控制器11 (见图1)的外部设备用于读操作期间的读数据的同步接收。DLL 29生成时钟信号CK_t和CK_c以及通过与DQ信号同步而延迟的时钟信号CKDEL和/或数据选通信号DQS。
[0128]响应于延迟的时钟信号CKDEL，数据驱动器27根据对应的数据字向数据终端DQ顺序地输出所接收的数据。通过与所应用的时钟信号CK_t和CK_c的上升和下降沿的同步，将每个数据字输出到一条数据总线。在根据读命令之后编程的CL的时间处输出第一数据字。此外，数据驱动器27输出具有与时钟信号CK_t和CK_c的上升和下降沿同步的上升和下降沿的数据选通信号DQS_t和DQS_c。
[0129]在MRAM 12的写操作期间，诸如存储控制器11 (见图1)的外部设备例如向数据终端DQ施加N/4位数据字，并且向数据总线施加数据选通信号DQS和对应的DM信号。数据接收器35接收每个数据字和相关DM信号，并且向受数据选通信号DQS计时的输入寄存器36施加信号。
[0130]输入寄存器36响应于数据选通信号DQS的上升沿锁存第一 N/4位数据字和相关DM信号，并且响应于数据选通信号DQS的下降沿锁存第二 N/4位数据字和相关DM信号。输入寄存器36响应于数据选通信号DQS向写先进先出(FIFO)和驱动器37施加4个锁存的N/4位数据字和相关DM信号。写FIFO和驱动器37接收N位数据字。
[0131]在写FIFO和驱动器37中计时出数据字，并且将其施加到I/O门控和DM逻辑单元
24。I/O门控和DM逻辑单元24 —旦接收到DM信号就向在存储库21A至21D中寻址的存储单元发送数据字。DM信号选择性地从要被写到寻址的存储单元的数据字当中对预定位或预定位组掩码。
[0132]在MRAM 12中，数据驱动器27、DLL 29、和数据接收器35可以构成支持与连接至MRAM 12的外部设备的各种接口连接功能的接口电路，这里也被称作接口单元IF。接口单元IF包括被配置为执行某种功能的电路。例如，接口单元IF可以支持单数据率(SDR)、双数据率(DDR)、四数据率(QDR)或者八数据率(ODR)接口、分组协议接口、源同步接口、单端信号传输接口、异端信号传输接口、伪漏极开路(POD)接口、多电平单端信号传输接口、多电平异端信号传输接口、低电压差分信号传输(LVDS )接口、双向接口、和中心抽头端接(CTT )接口。接口单元IF可以提供写DBI功能和读DBI功能，以便最小化数据字之间的位切换。接口单元IF可以提供用于阻抗匹配的ODT功能，并且可以通过使用ZQ校准操作来控制终端电阻。虽然关于在此描述的示范性接口单元IF给出了某些例子，但是此描述不是意在将接口单元IF限制为这些特定的例子。
[0133]图3是示出根据一个示范性实施例的、在图2的存储库21中的示范性存储单元阵列的框图。[0134]参照图3，存储库21包括多条字线WLO至WLN(其中N是等于或大于I的自然数)，多条位线BLO至BLM (其中M是等于或大于I的自然数)，多条源线SLO至SLN (其中N是等于或大于I的自然数)和布置在字线WLO至WLN和位线BLO至BLM之间的交叉点处的多个存储单元30。每个存储单元30可以是STT-MRAM单元。存储单元30可以包括具有磁性材料的MTJ 40。
[0135]每一个存储单元30可以包括单元晶体管CT和MTJ 40。在一个存储单元30中，单元晶体管CT的漏极被连接至MTJ 40的固定层43。MTJ 40的自由层41连接至位线BL0，并且单元晶体管CT的源极连接至源线SL0。单元晶体管CT的栅极连接至字线WL0。
[0136]MTJ 40可以被诸如使用相变材料的相变随机存取存储器(PRAM)的电阻设备、使用诸如复合金属氧化物的可变电阻材料的电阻随机存取存储器(RRAM)，或者使用铁磁材料的磁性随机存取存储器(MRAM)代替。形成电阻设备的材料具有根据电流或电压的大小和/或方向变化的电阻值，并且是非易失性的，从而即使当切断电流或电压时也可以保持电阻值。
[0137]字线WLO由行解码器20启用，并且连接至驱动字线选择电压的字线驱动器32。字线选择电压激活字线WL0，以便读或写MTJ 40的逻辑状态。
[0138]源线SLO连接至源线电路34。源线电路34接收并解码地址信号和读/写信号，并且在所选择的源线SLO中生成源线选择信号。向未选择的源线SLl至SLN提供接地参考电压。
[0139]位线BLO连接至由列选择信号CSLO至CSLM驱动的列选择电路24。通过列解码器23来选择列选择信号CSLO至CSLM。例如，所选择的列选择信号CSLO导通在列选择电路24中的列选择晶体管，并且选择位线BL0。通过感应放大器22从位线BLO读取MTJ 40的逻辑状态。可替换地，向被选位线BLO发送通过数据驱动器27施加的写电流，并且将其写到在MTJ 40。
[0140]图4是示出根据一个示范性实施例的图3的存储单元30(被称作STT-MRAM单元)的立体图。
[0141]参照图4，STT-MRAM单元30可以包括MTJ 40和单元晶体管CT。单元晶体管CT的栅极连接至字线(例如，字线WL0)，并且单元晶体管CT的一个电极通过MTJ 40连接至位线(例如位线BL0)。此外，单元晶体管CT的另一电极连接至源线(例如源线SL0)。
[0142]MTJ 40可以包括自由层41、固定层43、和被布置在自由层41和固定层43之间的隧道层42。固定层43的磁化方向可以是固定的，并且自由层41的磁化方向可以根据所写入的数据，而平行于或反平行于固定层43的磁化方向。为了固定固定层43的磁化方向，例如，可以进一步提供反铁磁性层(未示出)。
[0143]为了执行STT-MRAM单元30的写操作，向字线WLO施加逻辑高电压以导通单元晶体管CT。向位线BLO和源线SLO施加由写/读偏置发生器45提供的编程电流，即写电流。通过MTJ 40的逻辑状态来确定写电流的方向。
[0144]为了执行STT-MRAM单元30的读操作，向字线WLO施加逻辑高电压以导通单元晶体管CT，并且向位线BLO和源线SLO提供读电流。因此，电压在MTJ40的两端形成，被感应放大器22检测，并与来自参考电压发生器44的参考电压相比较以确定MTJ 40的逻辑状态。因此，可以检测存储在MTJ 40中的数据。[0145]图5A和5B是用于说明根据写到图4的MTJ 40的数据的磁化方向的框图。MTJ 40的电阻值根据自由层41的磁化方向而变化。当读电流IR流过MTJ 40时，根据MTJ 40的电阻值输出数据电压。因为读电流IR比写电流小得多，所以自由层41的磁化方向不被读电流IR改变。
[0146]参照图5A，MTJ 40的自由层41的磁化方向和固定层43的磁化方向是平行的。因此，MTJ 40具有低电阻值。在这种情况下，MTJ 40可以读取“O”。
[0147]参照图5B，MTJ 40的自由层41的磁化方向和固定层43的磁化方向是反平行的。因此，MTJ 40具有高电阻值。在这种情况下，MTJ 40可以读取“I”。
[0148]虽然MTJ 40的自由层41和固定层43是水平磁层，但是本实施例不限于此，并且自由层41和固定层43例如可以是垂直磁层。
[0149]图6是用于说明根据一个示范性实施例的、图4的STT-MRAM单元30的写操作的框图。
[0150]参照图6，可以基于流过MTJ 40的写电流IW的方向来确定自由层41的磁化方向。例如，当从自由层41向固定层43提供第一写电流IWCl时，具有与固定层43的相同的自旋方向的自由电子向自由层41施加扭矩。因此，将自由层41磁化为平行于固定层43。
[0151]当从固定层43向自由层41施加第二写电流IWC2时，具有相反于固定层43的自旋方向的电子返回自由层41并施加扭矩。因此，将自由层41磁化为反平行于固定层43。即，通过STT可以改变MTJ 40的自由层41的磁化方向。
[0152]图7A和7B是示出根据示范性实施例的、在图4的STT-MRAM单元30中的MTJ 50和60的框图。
[0153]参照图7A，MTJ 50可以包括自由层51、隧道层52、固定层53、和反铁磁层54。自由层51可以包括具有可变磁化方向的材料。自由层51的磁化方向可以根据存储单元外部和/或内部提供的电/磁因素而变化。自由层51可以包括铁磁材料，该铁磁材料包括例如钴(Co)、铁(Fe)和镍(Ni)中的至少一个。例如，自由层51可以包括从包括FeB、Fe、Co、N1、Gd、Dy、CoF e、NiFe、MnAs、MnB 1、MnSb、CrO2、MnOF e203、FeOF e203、Ni OFe2O3、CuOF e203、MgOF e203、EuO和Y3Fe5O12的组中选择的至少一个。
[0154]隧道层52，也被称为阻挡层52，可以具有少于自旋扩散距离的厚度。隧道层52可以包括非磁性材料。例如，隧道层52可以包括从包括镁(Mg)、钛(Ti)、铝(Al)、镁-锌(MgZn)、镁硼(MgB)氧化物、钛氮化物、和f凡(V)氮化物的组中选择的至少一个。
[0155]固定层53可以具有被反铁磁层54固定的磁化方向。此外，固定层53可以包括铁磁材料。例如，固定层53可以包括从包括CoFeB、Fe、Co、N1、Gd、Dy、CoFe, NiFe, MnAs,MnB1、MnSb、CrO2、MnOFe2O3、FeOFe2O3、NiOFe2O3、CuOFe2O3、MgOFe2O3、EuO 和 Y3Fe5O12 的组中选择的至少一个。
[0156]反铁磁层54可以包括反铁磁性材料。例如，反铁磁性层54可以包括从包括PtMn、Mn、Mn。、MnS、MnTe, MnF2' FeCl2' FeO、CoCl2, CoO、NiCl2' NiO 和 Cr 的组中选择的至少一个。
[0157]因为MTJ 50的自由层51和固定层53的每个由铁磁材料形成，所以在铁磁材料的边界可能会生成漏磁场。漏磁场可能会降低磁致电阻或者增加自由层51的电阻磁性(resistive magnetism)。此外,漏磁场可能影响切换特性,从而导致不对称切换。因此,可在使用用于在MTJ 50中降低或控制在铁磁材料处生成的漏磁场的结构。
[0158]参照图7B，MTJ 60的固定层63可以由合成的反铁磁性(SAF)材料形成。固定层63可以包括第一铁磁层63_1、阻挡层63_2、和第二铁磁层63_3。第一和第二铁磁层63_1和63_3 的每个可以包括从包括 CoFeB、Fe、Co、N1、Gd、Dy、CoFe、NiFe、MnAs、MnB1、MnSb、CrO2、MnOFe2O3^ FeOFe2O3^ NiOFe2O3^ CuOFe2O3^ MgOFe2O3^ EuOjP Y3Fe5O12 的组中选择的至少一个。在这种情况下，第一铁磁层63_1的磁化方向和第二铁磁层63_3的磁化方向彼此不同，并且是固定的。例如，阻挡层63_2可以包括钌(Ru)。
[0159]图8是示出根据另一示范性实施例的、在图4的STT-MRAM单元30中的MTJ 70的框图。
[0160]参照图8，MTJ 70的磁化方向是垂直的，并且电流的移动方向和易磁化轴基本上彼此平行。MTJ 70包括自由层71、隧道层72、和固定层73。当自由层71的磁化方向和固定层73的磁化方向彼此平行时，电阻值小，并且当自由层71的磁化方向和固定层73的磁化方向彼此反平行时，电阻值大。根据电阻值可以在MTJ 70中存储数据。
[0161]为了实现具有垂直的磁化方向的MTJ 70，自由层71和固定层73的每个可以由具有高磁性各向异性能量的材料形成。具有高磁性各向异性能量的材料的例子包括无定形稀土元素合金、诸如(Co/Pt)n或者(Fe/Pt)n的多层薄膜、以及具有LlO晶体结构的有序晶格材料。例如，自由层71可以由有序合金形成，并且可以包括从包括Fe、Co、N1、钯(Pa)和钼(Pt)的组中选择的至少一个。可替换地，自由层71可以包括从包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金、和Co-N1-Pt合金的组中选择的至少一个。用定量化学来说，这样的合金可以是例如Fe5(lPt5(l、Fe5tlPd5tl、&)5(lPd5(l、C05(lPt5Q、Fe30Ni2(lPt5。、Co3ciFe2ciPt5c1、或者 Co3(lNi2(lPt50。
[0162]固定层73可以由有序合金形成，并且可以包括从包括Fe、Co、N1、Pa和Pt的组中选择的至少一个。例如，固定层73可以包括从包括Fe-Pt合金、Fe-Pd合金、Co-Pd合金、Co-Pt合金、Fe-N1-Pt合金、Co-Fe-Pt合金和Co-N1-Pt合金的组中选择的至少一个。用定量化学来说，这样的合金可以是例如Fe50Pt50, Fe50Pd50, Co50Pd50' Co50Pt50' Fe30Ni20Pt50,Co30Fe20Pt50、或者 Co3ciNi2tlPt50。
[0163]图9A和9B是示出根据其它示范性实施例的、在图4的STT-MRAM单元30中的双MTJ 80和90的框图。双MTJ被配置为使得隧道层和固定层被布置在自由层的两端处。
[0164]参照图9A,具有水平磁化方向的双MTJ 80可以包括第一固定层81、第一隧道层82、自由层83、第二隧道层84、和第二固定层85。第一和第二固定层81和85的材料类似于图7A的固定层53的材料，第一和第二隧道层82和84的材料类似于图7A的隧道层52的材料,并且自由层83的材料类似于图7A的自由层51的材料。
[0165]当第一固定层81的磁化方向和第二固定层85的磁化方向被固定为相反方向时，由第一和第二固定层81和85产生的磁力大体上平衡。因此，双MTJ80可以通过使用比普通MTJ更小的电流来执行写操作。
[0166]因为双MTJ 80由于第二隧道层84而在读操作期间提供更高的电阻，所以可以获得精确的数据值。
[0167]参照图9B,具有垂直磁化强度方向的双MTJ 90包括第一固定层91、第一隧道层92、自由层93、第二隧道层94、和第二固定层95。第一和第二固定层91和95的材料类似于图8的固定层73的材料，第一和第二隧道层92和94的材料类似于图8的隧道层72的材料，并且自由层93的材料类似于图8的自由层71的材料。
[0168]在这种情况下，当第一固定层91的磁化方向和第二固定层95的磁化方向被固定为相反方向时，由第一和第二固定层91和95产生的磁力大体上平衡。因此,双MTJ 90可以通过使用比普通MTJ更小的电流来执行写操作。
[0169]图2的MRAM 12包括可以编程各种功能、特征、和模式的模式寄存器15，以用于应用灵活性。可以通过模式寄存器设置(MRS)命令，并通过用户定义的变量，来编程模式寄存器15。模式寄存器15根据编程的工作模式生成对应的模式信号MRS。
[0170]图10是示出根据一个示范性实施例的、MRAM 12的时钟发生器的框图。
[0171]参照图10，在图2的MRAM 12中包括该时钟发生器100。时钟发生器100生成时钟信号CK_t和CK_c，并且响应于模式信号MRS生成内部时钟信号ICK。向DLL 29施加内部时钟信号ICK，并且DLL 29可以通过将内部时钟信号ICK与数据选通信号DQS和/或DQ信号同步而生成延迟的时钟信号CKDEL。替换地，DLL 29可以生成通过将时钟信号CK_t和CK_c与数据选通信号DQS和/或DQ信号同步而延迟的时钟信号CKDEL。
[0172]时钟发生器100可以响应于各种模式信号MRS而生成内部时钟信号ICK的工作波形，如图11中所示。图11示出根据SDR模式信号、DDR模式信号、QDR模式信号、或ODR模式信号的内部时钟信号ICK的例子。
[0173]响应于SDR模式信号生成与时钟信号CK_t相同的内部时钟信号ICK。根据时钟信号CK_t的一个周期中的上升沿输入/输出一个DQ信号。
[0174]响应于DDR模式信号生成与时钟信号CK_t相同的内部时钟信号ICK。根据内部时钟信号ICK的上升沿和下降沿输入/输出DQ信号。因此，在时钟信号CK_t的一个周期中输入/输出两个DQ信号。如图11中所不,在一个实施例中，时钟信号CK_t的上升和下降沿发生在锁存的DQ信号的窗口中心。
[0175]响应于QDR模式信号，生成具有与时钟信号CK_t相同的相位的第一内部时钟信号ICK_I，和相位从时钟信号CK_t的相位延迟90度的第二内部时钟信号ICK_Q。生成通过反转第一内部时钟信号ICK_I而获得的第三内部时钟信号ICK_IB，及通过反转第二内部时钟信号ICK_Q而获得的第四内部时钟信号ICK_QB。根据第一至第四内部时钟信号ICK_1、ICK_Q、ICK_IB和ICK_QB的上升沿输入/输出DQ信号。因此，在时钟信号CK_t的一个周期中输入/输出4个DQ信号。如图11中所示，在一个实施例中，不同时钟信号ICK_1、ICK_Q、ICK_IB和ICK_QB的每个的沿发生在锁存的DQ信号的窗口中心。
[0176]响应于ODR模式信号，生成频率是时钟信号CK_t的频率的两倍的第一内部时钟信号ICK_2XI，及相位从第一内部时钟信号ICK_2XI的相位延迟90度的第二内部时钟信号ICK_2XQ。生成通过反转第一内部时钟信号ICK_2XI而获得的第三内部时钟信号ICK_2XIB，及通过反转第二内部时钟信号ICK_2XQ而获得的第四内部时钟信号ICK_2XQB。根据第一至第四内部时钟信号ICK_2X1、ICK_2XQ、ICK_2XIB和ICK_2XQB的上升沿输入/输出DQ信号。因此，在时钟信号CK_t的一个周期中输入/输出8个DQ信号。如图11中所不,在一个实施例中，不同时钟信号ICK_2X1、ICK_2XQ、ICK_2XIB和ICK_2XQB的每个的沿发生在锁存的DQ信号的窗口中心。
[0177]MRAM 12 (见图2)是根据存储控制器11 (见图1)的请求，经由总线发送或接收数字信号的设备。图11是用于说明MRAM 12的位传输的图。虽然使用的位传输的类型是重要的，但是数据的精确和有效传输同样也是重要的。发送具有预定尺寸的数据单元(下文中，称为“分组”)比具有位单元的信号可以更有效。因此，使用分组传输方法的MRAM接口可以被使用。
[0178]图12是用于说明根据示范性实施例的、用于MRAM 12中的分组的协议的图。
[0179]参照图12，命令分组、写数据分组、和读数据分组与时钟信号CK_t和CK_c的上升/下降沿同步。命令分组根据预充电命令PRE和特定的命令CMD在库和/或存储单元阵列中执行预充电操作，并且指示要执行哪个操作。将写数据分组的写数据WDO至WD7的片写到与库地址BAO和BAl、行地址RAO和RAl、及列地址CAO和CAl对应的库和/或存储单元阵列。或者，从与库地址BAO和BAl、行地址RAO和RAl、及列地址CAO和CAl对应的库和/或存储单元阵列中读取读数据分组的读数据RDO至RD7的片。
[0180]图13是用于说明根据示范性实施例的、MRAM 12的源同步接口的框图。MRAM 12执行源同步接口，其中同步于伴随数据源中的数据DQ生成的数据选通信号DQS而输入/输出数据。
[0181]参照图13，MRAM 12输入与数据选通信号DQS同步的数据DQ，并且输出由时钟信号CK_t控制的内部数据IDQ。要求MRAM 12具有时钟信号CK_t和数据选通信号DQS之间的偏斜规范所要求的tDQSS定时容限。tDQSS定时是数据选通信号DQS的上升沿和时钟信号CK_t的上升沿之间的时间。MRAM 12在数据输入路径上包括时钟缓冲器131、数据选通缓冲器132、和数据输入缓冲器133。
[0182]时钟缓冲器131输入时钟信号CK_t。数据选通缓冲器132接收数据选通信号DQS，并且生成第一和第二锁存信号DSR和DSF，以及内部数据选通信号IDQS。第一锁存信号DSR是在内部数据选通信号IDQS的每个上升沿处生成的脉冲信号，并且第二锁存信号DSF是在内部数据选通信号IDQS的每个下降沿处生成的脉冲信号。数据输入缓冲器133接收数据输入信号并且生成内部DQ信号IDQ。
[0183]将内部DQ信号IDQ施加到第一锁存器134和第三锁存器136。第一锁存器134响应于第一锁存信号DSR而锁存内部DQ信号IDQ。将第一锁存器134的输出信号DS_D施加到第二锁存器135。第二锁存器135响应于第二锁存信号DSF锁存第一锁存器134的输出信号RS_D，并且生成第一对齐数据ALGN_R。第三锁存器136响应于第二锁存信号DSF锁存内部DQ信号IDQ，并且生成第二对齐数据ALGN_F。
[0184]将第一和第二对齐数据ALGN_R和ALGN_F施加到第一和第二时钟同步器138和139。将内部数据选通信号IDQS和时钟缓冲器131的输出信号CLK施加到偏斜补偿器137。偏斜补偿器137生成具有时钟信号CK_t和数据选通信号DQS之间的偏斜规范所要求的tDQSS定时容限的时钟同步信号H)S2CK。当时钟信号CK_t的一个周期是I tCK时，tDQSS定时被设置为±0.25tCK作为时钟信号CK_t和数据选通信号DQS之间的偏斜。
[0185]第一同步器138锁存第一对齐数据ALGN_R，并且响应于时钟同步信号TOS2CK输出第一输出信号G10_E。第二时钟同步器139锁存第二对齐信号ALGN_F，并且响应于时钟同步信号TOS2CK输出第二输出信号G10_0。
[0186]图14是用于说明根据一个实施例的、在图13的数据输入路径上的操作的示范性时序图。[0187]参照图14，呈现了一种时钟信号CK_t和数据选通信号DQS彼此精确匹配的情况。当突发长度(BL)是4 (BL=4)时，外部施加的DQ数据片D0、D1、D2和D3与内部数据选通信号IDQS同步，并且作为内部DQ信号IDQ发送。在内部数据选通信号IDQS的每个上升沿处生成第一锁存信号DSR，并且响应于第一锁存信号DSR来锁存DO和D2内部DQ信号。
[0188]在内部数据选通信号IDQS的每个下降沿处生成第二锁存信号DSF，并且响应于第二锁存信号DSF而锁存Dl和D3内部DQ信号并作为第二对齐数据ALGN_F而输出。此外，响应于第二锁存信号DSF还作为第一对齐数据ALGN_R而输出锁存的DO和D2内部DQ信号。响应于时钟同步信号H)S2CK，输出第一和第二对齐数据ALGN_F，以作为第一和第二输出信号G10_E和G10_0。时钟同步信号TOS2CK被控制为在第一和第二对齐数据ALGN_R和ALGN_F的窗口中心生成上升沿。
[0189]当通过规范要求的tDQSS定时是±0.25tCK时，在图15中示出数据选通信号DQS的上升沿在时钟信号CK_t的上升沿之前，即，tDQSS=0.75tCK的情况。在图16中示出时钟信号CK_t的上升沿在数据选通信号DQS的上升沿之前，即，tDQSS=l.25tCK的情况。
[0190]参照图15，响应于比时钟信号CK_t早0.25tCK的时钟选通信号DQS的下降沿，输出第一和第二对齐数据ALGN_R和ALGN_F，并且在第一和第二对齐数据ALGN_R和ALGN_F的窗口中心生成时钟同步信号H)S2CK。参照图16，响应于比时钟信号CK_t晚0.25tCK的数据选通信号DQS的下降沿，输出第一和第二对齐数据ALGN_R和ALGN_F，并且在第一和第二对齐数据ALGN_F的窗口中心生成时钟同步信号H)S2CK。在图17中示出根据通过规范要求的±0.25tCK的tDQSS定时的、时钟同步信号H)S2CK和第一和第二对齐数据ALGN_R和ALGN_F之间的 定时容限。
[0191]参照图17，tDQSS定时容限与当数据选通信号DQS在时钟信号CK_t之前时(tDQSS=0.75tCK)的第一和第二对齐数据ALGN_I^P ALGN_F与当时钟信号CK_t在数据选通信号DQS之前时(tDQSS=l.25tCK)的第一和第二对齐数据ALGN_R和ALGN_F彼此重叠的部分对应。当数据选通信号DQS和时钟信号CK_t彼此精确同步时，时钟同步信号H)S2CK被设置为在重叠部分的中心被激活。如此，在从激活时钟同步信号TOS2CK所在的上升沿的两个方向中都获得±0.25tCK的tDQSS定时容限。
[0192]图18是示出根据另一示范性实施例的、包括MRAM 170的半导体存储系统180的框图。
[0193]参照图18，半导体存储系统180包括存储控制器160和MRAM 170。MRAM 170可以使用8n预取结构和DDR接口，以便执行高速操作。MRAM170通过使用差分时钟信号CK_t/CK_c来对命令信号CMD和地址信号ADD采样。差分时钟信号CK_t/CK_c可以被称为命令/地址时钟信号。此外，MRAMl70通过使用差分数据时钟信号WCK_t/WCK_c来对数据输入/输出信号DQ米样。
[0194]MRAM 170可以工作在x32模式或xl6模式。在MRAM接口中，在每个WCK时钟周期中发送到/自I/o引脚的两个32位宽的数据字。与Sn预取结构对应的一次单个写或读访问可以形成256位宽的数据字，可以在2个CK时钟周期期间向内部存储核发送256位宽的数据字，并且在1/2 WCK时钟周期期间可以向I/O引脚发送八个32位宽的数据字。
[0195]图19是用于说明根据一个示范性实施例的、图18的MRAM接口的图。
[0196]参照图19，在MRAM接口中，在命令/地址时钟信号CK_t的每个上升沿处注册命令信号CMD，并在命令/地址时钟信号CK_t的上升沿和命令/地址时钟信号CK_c的上升沿的每个处存储地址信号ADDR。在数据时钟信号WCK_c的每个上升沿和数据时钟信号WCK_t的每个上升沿处存储数据DQ。数据时钟信号WCK_t和WCK_c的每个以两倍于命令/地址时钟信号CK_t和CK_c的每个的频率的频率来工作。
[0197]图20是示出根据另一示范性实施例的、包括MRAM 202的半导体存储系统200的框图。
[0198]参照图20，半导体存储系统200支持通过连接在存储控制器201和MRAM202之间的通道207的单端信号传输接口。MRAM 202在存储控制器201的控制下工作。存储控制器201包括输出第一数据DINO的数据输出缓冲器203，和向通道207发送第一数据DINO的发送器205。MRAM 202包括将通过通道207接收的第一数据DINO与参考电压VREF比较的接收器204，和输入接收器204的比较结果的数据输入缓冲器206。
[0199]在MRAM 202中，接收器204可以包括比较器。在一个实施例中，接收器204当第一数据DINO的电压电平高于参考电压VREF的电压电平时输出逻辑高数据，并且当第一数据DINO的电压电平低于参考电压VREF的电压电平时输出逻辑低数据。在单端信号传输接口中，向一个通道207发送一个数据位。因此，因为可以最小化包括半导体存储系统200的印刷电路板(PCB)的面积，所以可以减少成本。
[0200]在单端信号传输中，当在相同方向同时切换发送器205的多个单端端口时，由于流过寄生电感器的电流而可能生成同时切换输出感生噪声(SSN)。因此，可能增加发送器205中的抖动，并且可能减少接收器204的输入电压容限。在单端信号传输中，当由于相邻通道207的数据转换而立即改变转换位置以减少时序容限时，串扰可能会发生。此外，在单端信号传输中，由于通道207的低通滤波器特性，可能削弱信号的高频分量，并且自其中由于传播延时而使得先前信号的状态影响当前信号的时序的符号间干扰(ISI)可能出现。
[0201]在单端信号传输中，当数据带宽被增至超过Gbps时，由于信道特性而降低了信号完整性。因此，单端信号传输通常不适合超过Gbps的高带宽接口。为了实现高性能带宽，在一个实施例中，半导体存储系统200可以通过增加时钟速度来使用差分端信号接口。
[0202]图21是示出根据另一示范性实施例的、包括MRAM 212的半导体存储系统210的框图。
[0203]参照图21，半导体存储系统210支持通过连接在存储控制器211和MRAM212之间的通道217和218的差分端信号传输接口。MRAM 212在存储控制器211的控制下工作。存储控制器211包括输出第一数据DINO的数据输出缓冲器213，和向通道217和218发送第一数据DINO的发送器215。发送器215向通道217和218发送第一数据DINO和反转的第一数据DINOB。MRAM 202包括接收通过通道217和218接收的第一数据DINO和反转的第一数据DINO的接收器214，及输入接收器214的输出的数据输入缓冲器216。
[0204]在MRAM 212中，接收器214可以包括差分放大器，该差分放大器输入包括第一数据DINO和反转的第一数据DINOB的差分数据对。在差分端信号传输中，因为通过使用差分数据对来发送I位数据，所以可以改善抗干扰性和信号完整性。因此，差分端信号传输适合于超过Gbps的数据传输。在差分端信号传输中，因为使用两个通道217和218以便发送I位数据,所以包括半导体存储系统210的PCB的面积可能增加，从而增加了成本。
[0205]图22是示出根据另一示范性实施例的、包括MRAM 222的半导体存储系统220的框图。
[0206]参照图22，半导体存储系统220支持通过连接在存储控制器221和MRAM222之间的通道227的POD接口。MRAM 222在存储控制器221的控制下工作。POD接口基于电压。存储控制器221包括输出第一数据DINO的数据输出缓冲器223，和向通道227发送第一数据DINO的输出驱动器225。
[0207]输出驱动器225包括串行连接在供电电压VDD的源和接地电压VSS的源之间的PMOS晶体管225a和NMOS晶体管225b。将数据输出缓冲器223的输出信号施加到PMOS晶体管225a和NMOS晶体管225b的栅极。将PMOS晶体管225a和NMOS晶体管225b的漏极连接至第一电阻器225c的一端。将第一电阻器225c的另一端连接至通道227。
[0208]MRAM 222包括:将通过通道227发送的数据与参考电压VREF比较的接收器224，输入接收器224的比较结果的数据输入缓冲器226，以及连接在供电电压VDD的源和通道227之间的第二电阻器228。第二电阻器228可以被布置在MRAM 222外部。MRAM 222的供电电压VDD可以被称作端接供电电压，并且第一电阻器225c可以被称为端接电阻。
[0209]当向通道227a发送的数据例如是逻辑“ I”数据时，由于通过连接至供电电压VDD的源的PMOS晶体管225a、和连接至第一电阻器225c和通道227的供电电压VDD的源、以及第二电阻器228形成的路径，通道227a被保持在逻辑“ I”状态。当向通道227b发送的数据例如是逻辑“O”数据时，由于通过连接至接地电压VSS的源和第二电阻器228的NMOS晶体管225b、通道227b、以及连接至供电电压VDD的源的第一电阻器225c形成的路径，通道227b被改变为逻辑“O”状态。
[0210]在POD接口中，因为仅当向通道227发送的数据是逻辑“O”数据时才发生数据转移(transition)，所以POD接口适合于高速数据传输。此外，因为仅当向通道227发送的数据是逻辑“O ”数据时电流消耗才发生，所以POD接口可以减少SSN。
[0211]图23是示出根据另一示范性实施例的、包括MRAM 232的半导体存储系统230的框图。
[0212]参照图23，半导体存储系统230支持通过连接在存储控制器231和MRAM232之间的通道237的多电平单端信号传输接口。MRAM 232在存储控制器231的控制下工作。多电平单端信号传输接口是如下的方法，其中与数据信号的多位对应的电压被转换为多电平电压信号。
[0213]存储控制器231包括:输出第一数据DINO的第一数据输出缓冲器233a，输出第二数据DINl的第二数据输出缓冲器233b，和将第一和第二数据DINO和DINl转换为多电平电压信号并向通道237发送多电平电压信号的多电平转换器235。MRAM 232包括:将通过通道237接收的多电平电压信号恢复为包括多位的数据信号的多电平转换器234，及输入恢复的数据信号的第一和第二数据输入缓冲器236a和236b。
[0214]MRAM 232的多电平转换器234可以将第一和第二数据DINO和DINl转换为多电平电压信号，并且向通道237发送多电平电压信号。存储控制器231的多电平转换器235可以将通过通道237接收的多电平电压信号恢复为包括多位的数据信号。
[0215]图24和25是用于解释图23的多电平转换器235和234的示范性操作的表。图24是示出多电平转换器235将数据信号转换为多电平电压信号的例子的表。图25是示出多电平转换器234将多电平电压信号转换为数据信号的例子的表。[0216]参照图24，多电平转换器235将要向通道237发送的2位数据信号转换为多电平电压信号。例如，当数据信号是“00”时，将多电平电压信号的电压电平改变为O V，当数据信号是“01”时，将多电平电压信号的电压电平改变为1.5 V，当数据信号是“10”时，将多电平电压信号的电压电平改变为1.8V，以及当数据信号是“11”时，将多电平电压信号的电压电平改变为3.3 V。也可以使用其它示范性电压值。此外，在多电平电压信号中可以使用额外的电平(例如，8电平代替4)。
[0217]参照图25，多电平转换器234检测从通道237接收的多电平电压信号的电压电平，并且根据检测的电压电平将多电平电压信号转换为2位数据信号。例如，当多电平电压信号等于或大于OV并且等于或少于0.8V时，将数据信号改变为“00”，当多电平电压信号大于0.8 V并且等于或少于1.7 V时，将数据信号改变为“01”，当多电平电压信号高于1.7 V并等于或少于2.5 V时，将数据信号改变为“10”，以及当多电平电压信号大于2.5 V并且等于或少于3.3 V时，将数据信号改变为“11”。也可以使用其它示范性电压范围。
[0218]图26是示出根据一个示范性实施例的、根据图23的多电平单端信号传输接口中的数据信号的多电平电压信号的电压电平的图。
[0219]参照图26，当数据信号是“11”时，将多电平电压信号的电压电平改变为3.3 V，当数据信号是“10”时，将多电平电压信号的电压电平改变为1.8 V，当数据信号是“01”时，将多电平电压信号的电压电平改变为1.5 V，以及当数据信号是“00”时，将多电平电压信号的电压电平改变为O V，并且向通道267发送改变的多电平电压信号。当从通道267接收的多电平电压信号的电压电平大于2.5 V并且等于或少于3.3 V时，将数据信号改变为“11”，当多电平电压信号的电压电平大于1.7 V并且等于或少于2.5 V时，将数据信号改变为“10”，当多电平电压信号的电压电平高于0.8 V并等于或少于1.7 V时，将数据信号改变为“01”，以及当多电平电压信号的电压电平大于O V并且等于或少于0.8 V时，将数据信号改变为“00”。
[0220]图27是示出根据另一示范性实施例的、包括MRAM 272的半导体存储系统270的框图。
[0221]参照图27，半导体存储系统270支持通过连接在存储控制器271和MRAM272之间的通道277a和277b的多电平差分端信号传输接口。MRAM 272在存储控制器271的控制下工作。多电平差分端信号传输接口是如下的方法，其中与数据信号的多位对应的电压被转换为多电平电压信号对。
[0222]存储控制器271包括:输出第一数据DINO的第一数据输出缓冲器273a，输出第二数据DINl的第二数据输出缓冲器273b，和将第一和第二数据DINO和DINl转换为多电平电压信号对并发送多电平电压信号对的多电平转换器275。MRAM 272包括:将通过通道277a和277b接收的多电平电压信号对恢复为包括多位的数据信号的多电平转换器274，及输入恢复的数据信号的第一和第二数据输入缓冲器276a和276b。
[0223]图28是示出根据一个示范性实施例的、根据图27的多电平差分端信号传输接口中的数据信号的多电平电压信号的电压电平的图。
[0224]参照图28，多电平转换器275将要向第一和第二通道277a和277b发送的2位数据信号转换为多电平电压信号对。当数据信号是“11”时，将多电平电压信号对的电压电平改变为3.3 V和O V，当数据信号是“10”时，将多电平电压信号对的电压电平改变为1.8 V和1.5 V，当数据信号是“01”时，将多电平电压信号对的电压电平改变为1.5 V和1.8 V，以及当数据信号是“00”时，将多电平电压信号对的电压电平改变为O V和3.3 V。向第一通道277a和第二通道277b发送改变的多电平电压信号对。
[0225]多电平转换器264检测从通道237接收的多电平电压信号对的电压电平，并且根据检测的电压电平将多电平电压信号对转换为2位数据信号。例如，当第一通道277a的多电平电压信号大于2.5 V并且等于或少于3.3 V，并且第二通道277b的多电平电压信号等于或大于O V并且等于或少于0.8 V时，将数据信号改变为“11”。当第一通道277a的多电平电压信号大于1.7 V并且等于或少于2.5 V,并且第二通道277b的多电平电压信号大于0.8 V并且等于或少于1.7 V时，将数据信号改变为“10”。当第一通道277a的多电平电压信号大于0.8V并且等于或少于1.7 V，并且第二通道277b的多电平电压信号大于1.7 V并且等于或少于2.5 V时，将数据信号改变为“01”。当第一通道277a的多电平电压信号等于或大于O V并且等于或少于0.8 V,并且第二通道277b的多电平电压信号大于2.5 V并且等于或少于3.3 V时，将数据信号改变为“00”。也可以使用其它电压值和电压范围。此夕卜，在多电平电压信号中可以使用额外的电平(例如，8电平代替4)。
[0226]图29是示出根据另一示范性实施例的、包括MRAM 292的半导体存储系统290的框图。
[0227]参照图29，半导体存储器系统290支持通过连接在存储控制器291和MRAM 292之间的通道297a和297b的LVDS接口。MRAM 292在存储控制器291的控制下工作。LVDS接口是如下的方法，其中接收具有极小的摆动，例如约350 mV的摆动的差分输入信号，以保证高抗噪性和高数据传输速度。具体地，因为接收差分输入信号并且确保了高共模抑制比，所以改善了抗噪特性。
[0228]存储控制器291包括:接收并行数据TAO至TA6并且将并行数据TAO至TA6转换为串行数据的串行器293，及向通道297a和297b发送串行数据的第一输出驱动器295a。此夕卜，存储控制器291包括:接收时钟信号CLOCK并且提供串行器293和第一输出驱动器295a的工作时钟的锁相环(PLL) 298，以及从PLL 298向通道297c和297d发送工作时钟输出的第二输出驱动器295b。
[0229]MRAM 292包括:接收通过通道297a和297b发送的串行数据的第一输入驱动器294a,以及将第一输入驱动器294a的输出转换为并行数据的并行器296。第一输入驱动器294a的工作频率与第一输出驱动器295a的工作频率相同。MRAM 292包括:接收通过通道297c和297d发送的工作时钟的第二输入驱动器294b，及提供并行器296和第一输入驱动器294a的工作时钟的PLL299。存储控制器291的PLL 298和MRAM 292的PLL 299同步通过第二输出驱动器295b和第二输入驱动器294b发送的工作时钟。
[0230]图30是不出根据一个不范性实施例的、图29的第一输出驱动器295a的电路图。
[0231]参照图30，第一输出驱动器295a包括第一差分放大器301、第二差分放大器302、和电阻器303。将示范性地解释第一输出驱动器209a从输出自串行器293的串行数据片当中接收偶数数据对DINO和DINB以及奇数数据对DINl和DINlB的情况。第一差分放大器301检测并放大奇数数据对DINl和DIN1B，并且第二差分放大器302检测并放大偶数数据对DINO和DINB。向电阻器303施加第一和第二感应放大器301和302的输出。因此，在电阻器303的两端生成具有极小摆动，例如，约350 mV的摆动的差分输出信号，并且将其发送到通道297a和297b。
[0232]图31是示出根据一个示范性实施例的、图29的第一输入驱动器294a的电路图。
[0233]参照图31，第一输入驱动器294a包括N沟道差分放大器311、P沟道差分放大器312、和比较器313。分别将第一和第二电流源314和315连接至差分放大器311和312以控制向差分放大器311和312提供的电流。差分放大器311和312检测并放大向通道297a和297b发送的数据对。比较器313比较差分放大器311和312的输出，并且向并行器296发送比较结果。
[0234]图32是示出根据另一示范性实施例的、包括MRAM 322的半导体存储系统320的框图。
[0235]参照图32，半导体存储系统320支持通过连接在存储控制器321和MRAM322之间的通道327的双向接口。MRAM 322在存储控制器321的控制下工作。在双向接口中，通过一个通道327执行通信。因此，因为使用更小数目的通道，所以可以改善数据带宽。
[0236]存储控制器321包括第一和第二缓冲器323a和323b，第一输出驱动器325a、以及第一输入驱动器325b。第一缓冲器323a存储第一数据D0,并且第一输出驱动器325a向通道327发送存储在第一缓冲器323a中的第一数据D0。第一输入驱动器325b接收通过通道327发送的第二数据Dl，并且第二缓冲器323b存储所接收的第二数据Dl。
[0237]MRAM 322包括第二输入驱动器324a、第二输出驱动器324b、及第三和第四缓冲器326a和326b。第二输入驱动器324b接收由第一输出驱动器325a通过通道327发送的第一数据D0，并且第三缓冲器326a存储所接收的第一数据D0。第四缓冲器326b存储第二数据Dl，并且第二输出驱动器324b向通道327发送存储在第四缓冲器326b中的第二数据Dl。通过第一输入驱动器325b接收向通道327发送的第二数据D1。
[0238]图33至35是示出根据其它实施例的、分别包括MRAM 332,342和352的半导体存储系统330、340和350的框图。
[0239]图33至35是用于说明半导体存储系统330、340和350的CTT接口的框图。图33示出单端信号传输的CTT接口。图34和35示出差分端信号传输的CTT接口。
[0240]参照图33，半导体存储系统330支持通过连接在MRAM 331和存储控制器332之间的通道337的单端信号传输CTT接口。将线电阻器333连接在通道237的一端和MRAM 331之间，并且将端接电阻器335连接在通道337的另一端和端接电压VTT的源之间。通过线电阻333和通道337向存储控制器332发送从MRAM 331输出的信号。端接电压VTT被设置为具有与MRAM 331的数据输入/输出供电电压VDDQ的一半对应的电压电平，S卩，对应于VTT=0.5*VDDQ。
[0241]存储控制器332包括:将通过通道337发送的MRAM 331的输出信号的电压与参考电压VTREF比较的接收器334，及输入接收器334的比较结果的缓冲器336。参考电压VTREF也被设置为具有与MRAM 331的数据输入/输出供电电压VDDQ的一半对应的电压电平，即，对应于VTREF=0.5*VDDQ，并且具有与端接电压VTT相同的电压电平。
[0242]在单端信号传输CTT接口中，通道337具有摆动带宽，使得通道337在待机(standby)状态中具有被预充电至端接电压VTT的高电压电平，并且根据MRAM 331的输出信号从高电压电平改变为低电压电平。低电压电平在接地电压VSS和作为数据输入/输出供电电压VDDQ的一半的端接电压VTT之间。因此，CTT接口可以通过减少信号摆动带宽来改善工作速度。
[0243]参照图34，半导体存储系统340支持通过连接在MRAM 341和存储控制器342之间的通道347a和347b的差分端信号传输CTT接口。将第一线电阻器343a连接在第一通道347a的一端和MRAM 341之间，并且将第一端接电阻器345a连接在第一通道347a的另一端和端接电压VTT的源之间。将第二线电阻器343b连接在第二通道347b的一端和MRAM 341之间，并且将第二端接电阻器345b连接在第二通道347b的另一端和端接电压VTT的源之间。端接电压VTT被设置为具有与数据输入/输出供电电压VDDQ的一半对应的电压电平，即，对应于VTT=0.5*VDDQ。通道337被保持在端接电压VTT处。
[0244]通过第一线电阻器343a、第一通道347a、第二线电阻器343b、和第二通道347b向存储控制器342发送从MRAM 341输出的差分信号对。存储控制器342包括:检测并放大通过第一和第二通道347a和347b发送的MRAM 341的输出信号对的接收器344，及输入接收器344的输出的缓冲器346。
[0245]参照图35，半导体存储系统350支持通过连接在MRAM 351和存储控制器352之间的通道357a和357b的差分端信号传输CTT接口。通过第一线电阻器353a、第一通道357a、第二线电阻器353b、和第二通道357b向存储控制器352发送从MRAM 351输出的差分信号对。第一和第二通道357a和357b通过位于存储控制器352的输入侧的端接电阻器355而彼此短路。存储控制器352包括:检测并放大通过第一和第二通道357a和357b而发送的MRAM 351的输出信号对的接收器354，及输入接收器354的输出的缓冲器356。
[0246]在某些实施例中，MRAM根据存储控制器或微处理器的请求，通过总线发送/接收数字信号。在某些实施例中，MRAM使用使时钟信号和/或数据选通信号DQS与DQ信号同步的DLL/PLL。然而，微处理器可能需要很多不同的同步接口。因此，在一个实施例中，MRAM在没有特定DLL/PLL的情况下与高速同步总线接口连接。
[0247]图36是示出根据另一示范性实施例的、包括MRAM 366的系统360的框图。
[0248]参照图36，系统360包括使用同步接口并不使用DLL/PLL的MRAM 366。胶合逻辑单元363被布置在微处理器361和MRAM 366之间，并且MRAM 366包括被要求与高速同步总线362接口连接的电路。MRAM 366包括接口控制器367，该接口控制器367控制在其中排列STT-MRAM单元的库368和369的操作。接口控制器367控制库A 368和/或库B 369的突发写/读操作。
[0249]胶合逻辑单元363包括突发逻辑单元364，及支持与很多不同的同步总线的接口的总线特定逻辑单元365。因为存储处理器361可能需要不同的突发序列，所以使用突发逻辑单元364。例如，突发逻辑单元364可以根据半字节(nibble)顺序突发模式或交织突发模式来设置由MRAM 366在数据终端上施加的读数据的次序。MRAM 366通过使用胶合逻辑单元363来与高速同步总线362接口连接，从而MRAM 366不需要在其中的DLL/PLL。
[0250]图37是示出根据一个示范性实施例的、包括在MRAM 370中的DLL 371的框图。
[0251]参照图37，MRAM 370包括DLL 371以便使向逻辑电路发送的数据与时钟信号CK同步。DLL 371包括输入缓冲器372、相位比较器373、移位寄存器374、时钟输入缓冲器模型和DQ输出缓冲器模型375、以及延迟线376。基于从延迟线376输出的延迟的时钟信号，诸如门的控制器377控制从MRAM核378向DQ数据电路发送的数据。
[0252]图38是示出根据另一示范性实施例的、包括在MRAM中的DLL 380的电路图。[0253]参照图38，根据待机工作模式而禁用DLL 380。DLL 380包括电压控制的延迟线(VDL) 381、相位检测器383、电荷泵385、和补偿延迟电路387。
[0254]相位检测器383响应于待机信号STANDBY来检测外部时钟CLK_IN和通过补偿延迟电路387由内部时钟CLK_0UT来补偿其相位的反馈时钟CLK_FB之间的相位差，并且生成控制信号UP (上)和DOWN (下)。控制信号UP和DOWN被提供到电荷泵385。
[0255]电荷泵385响应于控制信号UP或DOWN以及反转的待机信号/STANDBY，向VDL 381输出控制VDL 381的延迟时间的控制电压Vcontrol。VDL 381响应于外部时钟CLK_IN、待机信号STANDBY、和控制电压Vcontro I，调整外部时钟CLK_IN的延迟时间，并且使内部时钟CLK_0UT与外部时钟CLK_IN同步。
[0256]补偿延迟电路387响应于内部时钟CLK_0UT输出其相位引导(lead)外部时钟CLK_IN的相位的反馈时钟信号CLK_FB。补偿延迟电路387监视数据输入缓冲器和数据输出缓冲器的延迟。
[0257]当接通DLL 380时，DLL 380改变调整VDL 381的延迟时间的电荷泵385的控制电压VcountiOl，以便补偿例如由于温度改变或持续地执行锁定操作时的外部供电电压导致的延迟的改变。因而，更新了 DLL 380的操作期间的锁定信息。然而，当关断DLL 380时，不再更新被持续更新的控制电压Vcontrol的值，并且将其增加或减少至供电电压Vcc或接地电压Vss。当再次接通DLL380时，DLL 380通过持续地改变控制电压Vcontrol来执行锁定操作，以便设置VDL 381的预定延迟时间。在接通DLL 380之后达到锁定状态所花费的时间被称为锁定时间。
[0258]图39是示出根据一个示范性实施例的、生成图38的待机信号STANDBY的控制信号发生器390的电路图。
[0259]参照图39，控制信号发生器390包括逻辑电路391、待机启用信号发生器392、和AND (与)电路395。
[0260]逻辑电路391对信号PCAS (通过诸如读命令和写命令的CAS命令生成)、信号MRSET、和信号DLL_L0CKED执行AND (与)操作。信号PCAS是响应于激活命令而生成的信号。例如根据DDR规范，在重置DLL之后的特定数目的周期(例如，200周期)施加作为用于设置DLL操作模式的命令的信号MRSET。信号DLL_L0CKED是通过嵌入在MRAM中的计数器指示在接通DLL之后达到锁定状态所花费的锁定时间已经过去(例如，已经完全锁定DLL)的信号。
[0261]待机启用信号发生器392可以包括具有信号DLLRESET作为RESET输入以及逻辑电路391的输出信号作为SET输入的锁存器。信号DLLRESET是在MRS中被生成以用于重置DLL 380 (见图38)的信号，并且被激活持续预定时间段。因为在生成信号DLLRESET之后DLL 380 (见图38)执行锁定操作，所以信号DLLRESET操作DLL持续预定时间段，而不管MRAM的工作模式(例如，激活模式或预充电模式)。待机启用信号发生器392包括交叉耦合的NOR (或非)，并生成待机启用信号STB_EN。AND (与)电路395通过对待机启用信号STB_EN和指示MRAM的工作状态(例如，MRAM的预充电状态)的命令信号/PCAS执行AND (与)来生成待机信号STANDBY。
[0262]当激活信号DLLRESET时，激活待机信号STANDBY的待机使能信号STB_EN被禁用，并且当激活信号PCAS、信号MRSET、和信号DLL_L0CKED的至少一个时，激活待机启用信号STB_EN。
[0263]因此，仅当MRAM处于预充电状态，例如，信号/PCAS被激活为逻辑“高”，并且待机启用信号STB_EN被激活时，待机信号STANDBY才被激活。待机信号STANDBY被激活的情况被称为待机模式。待机模式不是指其中持续更新锁定信息的ON (开)状态，它也不是指其中丢失所有先前的锁定信息并且DLL不工作的OFF (关)状态，而是指其中保持在MRAM的预充电状态之前的锁定信息并且包括在DLL 380 (见图38)中的预定电路不工作的工作状态。
[0264]因此，当指示对于DLL 380的锁定状态的结束的信号PCAS、信号MRSET、和信号DLL_L0CKED的任何一个被激活时，因为待机启用信号STB_EN被激活，并且当MRAM处于预充电状态时待机信号STANDBY被激活，所以DLL 380可以工作在待机模式。
[0265]图40是示出根据一个示范性实施例的、施加图39的信号MRSET的模式寄存器MRl的图。图40的模式寄存器MRl是编程MRAM 12的各种功能、特征和模式的多个模式寄存器之一 O
[0266]参照图40，将说明模式寄存器MRl可设置的不同工作模式和每种模式的位分配。通过用于BGO和BAl =BAO的“001”位值来选择模式寄存器MRl。模式寄存器MRl存储用于控制MRAM 12的DLL启用/禁用、输出驱动器强度、AL、写均衡启用/禁用、TDQS启用/禁用，及输出缓冲器启用/禁用的数据。
[0267]使用I位AO来选择MRAM 12的DLL启用或禁用。在一个实施例中，DLL29 (见图2)需要被启用以用于正常操作。在一个实施例中，启用DLL 29以用于MRAM 12在上电初始化期间和DLL禁用之后返回正常操作。在正常操作期间，“I”被编程到AO位。DLL启用被应用作为图39的信号MRSET。
[0268]2位A2:A1被用于输出MRAM 12的驱动阻抗控制(0DIC)。当“00”被编程到A2:A1位时，将输出驱动阻抗控制为RZQ/7。RZQ可以被设置为例如240 Ω。当“01”被编程时，将输出驱动阻抗控制为RZQ/5。“ 10”和“11”是保留的。
[0269]使用2位A4:A3来选择MRAM 12的AL。支持AL操作以增加用于可以忍受的带宽的命令和数据总线的效率。在AL操作期间，可以在激活命令之后立即发布读或写命令(有或没有自动预充电)。基于AL和CL寄存器设置的和来控制读延迟(RU。基于AL和CWL寄存器设置的和来控制写延迟(WL)。
[0270]当“00”被编程到A4:A3位时，设置AL0，即，AL禁用。当“01”被编程时，设置CL-1，并且当“ 10 ”被编程时，编程CL-2。“ 11”是保留的。
[0271]使用I位的A7来提供MRAM 12的写均衡(leveling)特征。为了更好的信号完整性，MRAM存储模块针对命令、地址、控制信号和时钟而采用飞越式(fly-by)拓扑。飞越式拓扑可以减少存根(stub)的数目和长度。
[0272]使用3位的AlO:A8来提供MRAM 12的ODT特征。ODT特征允许存储控制器独立地改变MRAM 12的DQ、DQS_t、DQS_c和DM_n的端接电阻，以便改善存储通道的信号完整性。
[0273]MRAM 12可以提供各种ODT特征(RTT_N0M、RTT_WR、和RTT_PARK)。在一个实施例中，在没有命令的操作期间，选择标称端接(RTT_N0M)或停驻端接(RTT_PARK)的值，而当注册写命令时选择动态端接(RTT_WR)的值。
[0274]当AlO:A8位被编程为“000”时，禁用RTT_N0M。当“001”被编程时，将RTT_N0M预选择为RZQ/4。RZQ可以被设置为例如240 ?。当“010”被编程时，将RTT_NOM预选择为RZQ/2，当“011”被编程时，将RTT_NOM预选择为RZQ/6，当“ 100”被编程时，将RTT_NOM预选择为RZQ/1，当“ 101”被编程时，将RTT_NOM预选择为RZQ/5，当“ 110”被编程时，将RTT_NOM预选择为RZQ/3，以及当“ 111”被编程时，将RTT_N0M预选择为RZQ/7。
[0275]使用I位的All来提供TDQS功能。TDQS提供在特定的系统配置中可用的额外的端接电阻输出。例如，在一个实施例中，TDQS仅对应于X8 MRAM。当All位被编程为“O”时，禁用TDQ，DM/DBI/TDQS提供DM功能，并且不使用TDQS_c。X4/X16 MRAM必须通过将模式寄存器MRl的All位设置为“O”来禁用TDQS功能。当All位被编程为“ I”时，启用TDQ，并且MRAM 12启用施加到TDQS_t/TDQS_c端中的DQS_t/DQS_c的相同端接电阻功能。
[0276]使用I位A12来提供MRAM 12的输出缓冲器启用或禁用(Qoff)功能。当A12位被编程为“O”时，启用输出缓冲器。当A12位被编程为“I”时，禁用输出缓冲器。因此，也禁用输出 DQs、DQS_ts 和 DQS_c。
[0277]模式寄存器MRl的BG1、A13、A6和A5位是保留待用的(RFU)并且在模式寄存器设置期间被编程为“O ”。
[0278]图41是示出根据另一示范性实施例的、包括在MRAM 410中的DLL 411的框图。
[0279]参照图41，MRAM 410包括DLL 411和DQ缓冲器412。DLL 411从实际周期的外部时钟402接收信号，并且向DQ缓冲器412的DLL时钟输入413施加信号。在一个实施例中，外部时钟402是从存储控制器或另一外部电路接收的自由运行时钟。外部时钟402同步MRAM内核阵列401的操作，并且被DLL 411延迟。
[0280]DLL 411包括多个延迟元件414串行连接至的延迟线415。外部时钟402被施加到串行连接的延迟元件414的输入416，并且在通过延迟元件414延迟预定时间段之后被施加到DLL时钟输入413。因而，延迟的外部时钟信号被输入到DQ缓冲器412作为DLL时钟输入413。
[0281]DQ缓冲器412锁存连接至MRAM 410的多位内部数据路径417的η个数据输入，并且向外部数据路径418输出η个数据输入。外部数据路径418可以连接至MRAM 410的外部总线。DQ缓冲器412响应于DLL时钟输入413锁存内部数据路径417上的数据，并且向外部数据路径418发送数据。
[0282]响应于在DLL 411的输入416处的时钟转换而改变延迟线415的延迟元件414的状态。在状态转换期间，由延迟元件414消耗的功率增加。根据系统的请求和外部时钟402的频率，可以增加在延迟线415中的延迟元件414的数目。由于外部时钟402的高频率工作和大数量的延迟元件414，在延迟元件414的状态转换期间可以消耗相当大量的功率。
[0283]当MRAM 410处于省电模式时，DQ缓冲器412不需要锁存内部数据路径417上的数据，并且向外部数据路径418发送数据。结果，当MRAM 410处于省电模式时，DLL 410不需要工作。当DLL 411不工作时，因为这意味着延迟线415的延迟元件414的状态不需要被改变，所以在省电模式期间可以减少与延迟元件414的状态转换相关的功耗。
[0284]因此，在一个实施例中，在省电模式期间，可以禁用DLL 411。MRAM 410可以包括响应于被布置在外部时钟402和DLL 411的输入416之间的控制信号EN的开关电路419。例如，从可以包括存储控制器或另一个外部电路的外部控制设备404施加控制信号ΕΝ。外部控制设备404施加当MRAM 410处于正常模式时被激活并且当MRAM 410处于省电模式时被禁止的控制信号ΕΝ。供电单元406施加操作外部控制设备404和MRAM 410的供电电压。
[0285]当激活控制信号EN时，闭合或接通开关电路419，将外部时钟402连接至DLL 411的输入416。当禁止控制信号EN时，断开或关断开关电路419，切断外部时钟402和DLL 411的输入416之间的连接。结果，当断开开关电路419时，没有向DLL 411的输入416施加外部时钟402，从而在DLL 411中的延迟线415的延迟元件414的状态转换没有发生。
[0286]图42是示出根据一个示范性实施例的、包括在MRAM 422中的PLL 423的框图。
[0287]参照图42，将MRAM 422连接至中央处理单元(CPU)总线421的控制、地址和数据线。MRAM 422包括PLL 423、地址缓冲器424、MRAM单元阵列425、脉冲序列发生器425a、时序控制电路426、读数据FIFO 427、写数据缓冲器428、和写数据FIFO 429。
[0288]PLL 423接收CPU总线时钟信号，生成具有与CPU总线时钟信号相同频率的时钟信号(IX时钟信号)，并且生成具有与CPU总线时钟信号的频率的两倍对应的频率的时钟信号(2X时钟信号)。IX和2X时钟信号相对于CPU总线时钟信号具有有限的相位。选择相位以便提供适合于正确的数据传输的设置和保持时间。
[0289]地址缓冲器424锁存CPU总线地址，并且解码具有MRAM单元阵列425的行、列、和库地址的CPU总线地址。时序控制电路426从自地址缓冲器424接收的CPU总线地址和自CPU总线204接收的控制信号中驱动内部地址选通信号。向脉冲序列发生器425a和MRAM单元阵列425施加地址选通、行地址、列地址、库地址、和2X时钟信号。使用突发序列发生器425a来存取MRAM单元阵列425。
[0290]地址缓冲器424可以进一步包括预取缓冲器，预取缓冲器即使当当前存取操作在执行时也存储下一次存取操作的地址。预取缓冲器使能进行可以减少操作之间的延迟的流水线操作。
[0291]要求MRAM单元阵列425在预充电操作之后执行正常的读或写存取操作。执行预充电操作花费的预充电时间足够长来而使得感应放大器和位线的电容完全均衡。即保证可以正确地并可靠地读出从单元电容器向连接至下一 RAS操作的感应放大器施加的非常小的信号。
[0292]例如，当使用MRAM 422作为在计算机系统中伴随SRAM高速缓存的高速缓存存储器时，应该从CPU总线421的存取操作中隐藏MRAM 422的预充电时间。这是因为SRAM的存取周期时间基本上与SRAM的存取延迟一样，而MRAM 422的存取周期时间是MRAM 422的存取延迟和预充电时间的和。为了在此实施例中匹配SRAM性能，应该隐藏MRAM 422的预充电时间。
[0293]为了从MRAM存取时间中隐藏预充电时间，MRAM 422包括读数据FIF0427、写数据缓冲器428、和写数据FIFO 429。使用2X时钟信号来作为MRAM单元阵列425、读数据FIFO427的数据输入端、以及写数据FIFO 429的数据输出端的时钟信号。使用IX时钟信号来作为读数据FIFO 427的数据输出端和写数据缓冲器428的数据输入端的时钟信号。
[0294]通过读数据FIFO 427向CPU总线421发送从MRAM单元阵列425读取的数据。以2X时钟信号频率读取被读到读数据FIFO 427的数据，并且以IX时钟信号频率读取被读到CPU总线421的数据。读数据FIFO 427执行时钟再同步。
[0295]相反，通过写数据缓冲器428和写数据FIFO 429从CPU总线421发送被写到MRAM单元阵列425的数据。可以以IX时钟信号频率发送被发送到写数据缓冲器428的数据，并且可以以2X时钟信号频率发送被发送到写数据FIF0429的数据。
[0296]图43是用于说明根据一个实施例的、图42的MRAM 422的操作的时序图。
[0297]参照图43，在作为低信号生成地址选通信号之后，初始化RAS和CAS操作。在生成地址选通信号之后的2个上升时钟沿处，完成RAS和CAS操作，并且在MRAM单元阵列425中执行与2X时钟信号同步的突发读操作。由于2X时钟信号，从MRAM单元阵列425读取的突发数据被计时到读数据FIFO 427。由于IX时钟信号，从读数据FIFO 427输出的读突发数据被发送到CPU总线204。读取脉冲数据之后，MRAM 422可以执行为下一次操作准备的预充电操作。
[0298]因为读突发数据由于2X时钟信号而被写到读数据FIFO 427，所以在读数据FIFO427的数据由于IX时钟信号而被完全发送到CPU总线204之前有时间执行预充电操作。因此，可以从CPU总线204隐藏MRAM 422的预充电时间。
[0299]图44是示出根据另一示范性实施例的、包括在MRAM 440中的DLL 444的电路图。
[0300]参照图44，MRAM 440包括MRAM单元阵列441、时钟缓冲器442、DLL444、和多个DQ缓冲器446。时钟缓冲器442接收外部时钟信号CK，并且向DLL 444发送缓冲的内部时钟信号PCLK。时钟缓冲器442可以进一步包括时钟驱动器，该时钟驱动器考虑内部时钟信号PCLK将被施加到的电路块的负载，以适当地驱动内部时钟信号PCLK。
[0301 ] 因为通过时钟缓冲器442从外部时钟信号CK延迟来生成内部时钟信号PCLK，所以相位差不可避免地存在于外部时钟信号CK和内部时钟信号PCLK之间。由于相位差，所以当施加外部时钟信号CK时，将MRAM 440的内部操作延迟相位差。
[0302]DLL 444生成最小化外部时钟信号CK和内部时钟信号PCLK之间的偏斜的DLL时钟信号DLL_CLK，使得外部时钟信号CK和内部时钟信号PCLK具有相同相位。如此，外部时钟信号CK和内部时钟信号PCLK彼此完全同步。DLL时钟信号DLL_CLK被施加到锁存从MRAM单元阵列441读取的数据的DQ缓冲器446。每个DQ缓冲器446响应于DLL时钟信号DLL_CLK而锁存对应的读数据，并且向DQ焊盘(DQ〈n:0>)输出读数据。
[0303]图45是用于说明根据一个示范性实施例的、图44的DLL 444的操作的图。
[0304]参照图45，将说明DLL不工作的情况和DLL 444工作的情况。当DLL 444不工作时，自与读命令READ同步的外部时钟信号CK的上升沿的无规律的延迟时间之后向DQ焊盘输出数据。这是因为根据信号线负载、供电电压、温度变化等等而无规律地延迟并输出读数据片，从而减小了有效的数据窗口。
[0305]当DLL 444工作时，自与读命令READ同步的外部时钟信号CK的上升沿的预定延迟时间之后向DQ焊盘输出数据片。这是因为通过DLL 444补偿信号线负载、供电电压、和温度变化等等之后，生成与外部时钟信号CK同步的DLL时钟信号DLL_CLK，从而增大了响应于DLL时钟信号DLL_CLK而锁存的读数据的有效数据窗口。
[0306]图46是示出根据另一示范性实施例的、包括在MRAM 440中的DLL 444a的电路图。
[0307]参照图46，DLL 444a是在图44的MRAM 440中的数字DLL。数字DLL444a包括主延迟单元MDC、第一单元延迟单元FIDl至FIDn、相位延迟检测器DDC2至DDCn、开关SWCl至SWCn、第二单元延迟单元BUDl至BUDn、内部延迟单元ID、和旁路单元BP。
[0308]将内部时钟信号PCLK施加到主延迟单元MDC、多个相位延迟检测器DDC2至DDCn、以及第二同步延迟线。将从主延迟单元MDC输出的时钟Dl施加到第一单元延迟单元FIDl至FIDn被串行连接至的第一同步延迟线。第一单元延迟单元FIDl至FIDn输出通过延迟时钟Dl而获得的时钟D2至Dn。将第二同步延迟线配置为使得串行连接具有与第一单元延迟单元FIDl至FIDn相同的延迟时间的多个第二单元延迟单元BUDl至BUDn。将开关SWCl至SWCn连接在第二单元延迟单元BUDl至BUDn之间，其中，开关SWCl至SWCn响应于启用信号Fl至Fn来选择通过延迟预定的单元时间而获得的时钟D2’至Dn’中的一个或者内部时钟信号PCLK，并且施加所选择的信号作为内部时钟信号PCLK。
[0309]内部时钟信号PCLK通过被主延迟单元MDC延迟预定的时间段而生成时钟Dl。内部时钟信号PCLK被串行连接在第二同步延迟线上的第二单元延迟单元BUDl至BUDn顺序地延迟，并且从输出节点输出延迟的时钟D2’至Dn’。在作为主延迟单元MDC的输出的时钟Dl之前输出时钟D2’至Dn’。除非通过启用信号Fl至Fn接通连接在内部时钟信号PCLK和时钟D2’至Dn’的输出节点之间的开关SWCl至SWCn，否则不生成内部时钟信号PCLK。
[0310]从主延迟单元MDC输出的时钟Dl通过被串行连接在第一同步延迟线上的第一单元延迟单元FIDl至FIDn顺序地延迟，而被输出为时钟D2至D14。将从第一单元延迟单元FIDl至FIDn输出的时钟D2至Dn施加到相位延迟检测器DDC2至DDCn的传输开关SI。传输开关SI的每个包括响应于内部时钟信号PCLK而切换的传输门，以及使内部时钟信号PCLK反转的反相器INT的输出节点。
[0311]相位延迟检测器DDC2至DDCn输入并比较时钟D2至Dn的相位与位于前端的相位延迟检测器DDC2至DDCn的进位输出(carry output)端Ti+1的相位，并且向相应的相位延迟检测器DDC2至DDCn的进位输出端Ti+Ι输出比较结果。相位延迟检测器DDC2至DDCn的每个包括传输开关SI和S2、操作中断(operation blocking)单元PS2至PSn、锁存单元I1、12、13和14、NAND (与非)门NI和N2、以及反相器16。
[0312]将相位延迟检测器DDC2至DDCn中的传输节点SI的输出节点连接至操作中断单元PS2、PS3和PS4的每个的一个输入，并且将操作中断单元PS2、PS3和PS4的输出连接至第一锁存Il和12的输入节点。当内部时钟信号PCLK是逻辑高信号时，接通传输开关SI，并且作为第一单元延迟单元FIDl至FIDn的输出的时钟D2至D14被施加到操作中断单元PS2、PS3和PS4的每个的一个输入。当相位不同步时，逻辑高信号被输入到操作中断单元PS2、PS3和PS4的其它输入。操作中断单元PS2、PS3和PS4使施加到其每个的一个输入的时钟D2至D14的相位反相，并且输出反相的时钟D2至D14。在这种情况下，操作中断单元PS2、PS3和PS4作为相位反相传输开关来工作。
[0313]操作中断单元PS2至PSn包括中断相位延迟检测器DDC2至DDCn的内部操作以省电的NAND (与非)门。将操作中断单元PS2至PSn的每个的一个输入连接至传输开关SI，并且将操作中断单元PS2至PSn的每个的另一输入连接至位于前端的相位延迟检测器DDC2至DDCn的进位输出端Ti。
[0314]例如，在操作中断单元PS3中，将相位延迟检测器DDC2的进位输出端T3的输出输入到NAND门的另一侧。将操作中断单元PS2的输出施加到第一锁存器Il和12的输入。当相位延迟检测器DDC2中两个信号的相位是同步的时，相位延迟检测器DDC2的进位输出端T3被输出为逻辑低。不管NAND门的一个输入的逻辑状态，操作中断单元PS3被固定为逻辑高，并且第一锁存器Il和12的输入被固定为逻辑高。其输入被固定为逻辑高的第一锁存器Il和12不执行它们的锁存操作，并且最终被禁用，以中断相位延迟检测器DDC3的操作。因此，中断在其相位被同步的相位延迟检测器DDC2的后端处提供的相位延迟检测单元DDC3至DDCn的所有内部操作，以便不消耗电流，从而省电。
[0315]第一锁存器Il和12锁存从操作中断单元PS2、PS3和PS4输出的反相时钟D2至D14，直到接通传输开关S2。将传输开关S2的输入连接至第一锁存器Il和12的输出节点，并且当内部时钟信号PCLK是逻辑低信号时接通传输开关S2。通过第二锁存器13和15锁存传输开关S2的输出。将第二锁存器13和14的输出节点Li施加到进位发生器N1、N2和16。
[0316]仅当第二锁存器13和14的输出节点Li是逻辑低时，进位发生器N1、N2和16才激活输出到输出节点F i的启用信号，并且禁用进位输出信号Ti+Ι。例如，当进位输入端T3是逻辑高并且节点L3是逻辑低时，NAND门N2的输出F3变为逻辑低。当节点F3被启用为逻辑低时，接通开关SWC3，并且进位输出端T4变为逻辑低并且被禁用。这是输出到节点F3的启用信号被激活并且延迟的时钟D3和内部时钟信号PCLK被同步，其间没有相位延迟差的情况。
[0317]当第一和第二同步延迟线至末端时不同步时，旁路单元BP接收相位延迟检测器DDCn的进位输出，并且绕过内部时钟信号PCLK到DLL时钟信号DLL_CLK。当通过旁路单元BP施加具有大于延迟线的延迟时间的频率的内部时钟信号PCLK时，由于开关SWCl的操作而绕过内部时钟信号PCLK到DLL时钟信号DLL_CLK。在最末端提供内部延迟单元ID，以便使得DLL时钟信号DLL_CLK的输出时间和电平更加精确。
[0318]图47是用于说明根据一个实施例的、图46的DLL 444a的操作的时序图。
[0319]参照图47，当第一同步延迟线的延迟的时钟D12的相位匹配于内部时钟信号PCLK的相位时，第二锁存器的输出端L12被输出为逻辑低，进位输出端T13被禁用为逻辑低，并且F12被启用为逻辑低。因此，第二同步延迟线的延迟的时钟D12’通过相应的开关，并且被输出为DLL时钟信号DLL_CLK。
[0320]当进位输出端T13被禁用为逻辑低时，由于操作中断单元PS13至PSn的操作，在第二锁存器的输出端L13之后的输出端L14、…和Ln不被改变为逻辑低。因为根据匹配于具有输出端L12的第二锁存器所属于的相位延迟检测器的进位输出端T13的相位来输出逻辑低信号，所以处于逻辑低的进位输出端T13被施加到具有输出端L13的相位延迟检测器的操作中断单元的输入，并且第一锁存器的输入被固定为逻辑高。
[0321]其输入被固定为逻辑高的第一锁存器的输出变为逻辑低，从而第二锁存器的输出L13是逻辑高。因为第一和第二锁存器不锁存时钟信号并且被禁用，所以中断了第一和第二锁存器所属的相位延迟检测器的操作。如箭头EFFl和EFF2所指示，节省了功率。
[0322]图48是示出根据另一示范性实施例的、包括在MRAM 440中的DLL 444b的电路图。
[0323]参照图48，DLL 444b是在图44的MRAM 440中的模拟DLL。模拟444b包括相位检测器482、模拟延迟线484、补偿延迟电路486、电荷泵488、和模拟环路滤波器489。
[0324]相位检测器482比较内部时钟信号PCLK的相位与反馈时钟信号FBK的相位。电荷泵488响应于相位检测器482的比较结果而生成电压控制信号VC0N。模拟延迟线484包括输入内部时钟信号PCLK，并且响应于电压控制信号VCON而输出DLL时钟信号DLL_CLK的多个延迟元件。补偿延迟电路486输入DLL时钟信号DLL_CLK，并且通过补偿通过其发送MRAM单元阵列444 (见图44)的读数据的线路径上的负载来输出反馈时钟信号FBK。
[0325]相位检测器482没有不工作区(dead zone)。模拟延迟线484包括提供最小抖动的多个延迟元件483ALL 444b在环路滤波器489的电容器上对相位差积分，即，相位误差。因为在电容器上对相位误差积分，并且相位检测器482没有不工作区，所以DLL 444b提供了低时钟抖动和精确的方案。
[0326]为了减小DLL时钟信号DLL_CLK的抖动，可以减小DLL 444b的带宽。可以通过增加环路滤波器489的电容和减小电荷泵489的电流来减小带宽。在减小的带宽(精调)中，当内部时钟信号PCLK和反馈时钟信号FBK具有零相位误差时，相位检测器482的所有上/下周期将小量地对DLL时钟信号DLL_CLK进行调整或不调整。在粗调中，可以通过减小电容器的尺寸和增加电荷泵489的电流来增加DLL 444b的带宽。在增加的带宽中，相位检测器482的所有上/下周期可以以比精调中的更大的量来对DLL时钟信号DLL_CLK的相位进行调整。
[0327]图49是示出根据一个示范性实施例的、在图48的模拟延迟线484中的延迟元件483的电路图。
[0328]参照图49，每个延迟元件483包括第一和第二放大器491和492，以及第一和第二延迟单元493和494。第一和第二放大器491和492可以是CMOS差分放大器。第一放大器491的输出可能是延迟元件492的输出，并且可以作为DLL时钟信号DLL_CLK被施加。第二放大器492用作伪放大器(dummy amplifier)。当向接地电压VSS的源施加启用输入信号时，禁用第二放大器492。第二放大器492用于匹配稱合到第一放大器491的负载。
[0329]将第一放大器491的启用信号施加到控制逻辑电路495。控制逻辑电路495响应于省电信号ro和信号CURR来生成启用信号，其中，信号CURR指示相应延迟单元之前的延迟元件是否被启用。
[0330]第一和第二延迟单元493和494可以被实现为具有并行二极管负载和电压控制负载的PFET差分放大器。第一延迟单元493检测并放大内部时钟信号对PCLK和PCLKB的电压电平，并生成输出信号OUTM和0UTP。将第一延迟单元493的输出信号施加到第二延迟单元494的输入信号对INP和I匪。将第二延迟单元494的输出信号OUTM和OUTP施加到相应延迟元件的下一个延迟元件的输入信号对。通过省电信号H)来禁用第一和第二延迟单元493和494,从而减少功耗。
[0331]图50是示出根据另一个示范性实施例的MRAM 502的框图。
[0332]参照图50，通过地址总线ADDR、数据总线DATA、和控制总线CONT将MRAM 502连接至存储控制器501。将外部时钟信号CK施加到MRAM 502和存储控制器501。总线ADDR、DATA、和CONT上的数据传输发生在相对于时钟信号CK的沿的相对适当的时间处，以便接收设备成功捕捉传输数据。
[0333]数据总线DATA包括数据选通信号DQS。由MRAM 502向数据总线DATA施加数据选通信号DQS及读数据字DQO至DQN，并且存储控制器501使用数据选通信号DQS以便成功地捕捉读数据字。在写操作中，存储控制器501向数据总线DATA施加数据选通信号DQS及写数据字DQO至DQN，并且MRAM502使用数据选通信号DQS以便成功捕捉写数据。
[0334]MRAM 502包括地址解码器505，地址解码器505通过地址总线ADDR从存储控制器501接收并解码地址位，并且向MRAM单元阵列506施加解码的地址信号。在MRAM单元阵列502中，用于存储数据位的STT-MRAM单元被排列成行和列。响应于解码的地址信号存取并向读/写电路504发送存储在每个STT-MRAM单元中的数据。
[0335]MRAM 502包括控制逻辑单元507，控制逻辑单元507接收向外部控制总线CONT施加的多个控制信号。响应于控制信号，控制逻辑单元507生成用于在MRAM 502的操作期间控制地址解码器505、MRAM单元阵列506、和读/写电路504的操作和时序的多个控制和时序信号。控制逻辑单元507可以包括提供MRAM 502的多个工作选项的模式寄存器MRS。模式寄存器MRS可以对MRAM 502的各种功能、特征和模式进行编程。
[0336]在读数据传输操作期间，MRAM 502通过数据掩码引脚503向存储控制器501发送数据反转信息。为了最小化连续的读数据字之间的位切换，MRAM502向数据总线DATA选择性地输出真实或反转的读数据字DQO至DQN，并且当输出反转数据时激活在数据掩码引脚503上的数据总线反转信号DBI。
[0337]MRAM 502包括读/写电路504，读/写电路504向外部数据总线DATA发送数据字DQO至DQN，并且从存储控制器501接收数据字DQO至DQN。在写操作中，存储控制器501向数据总线DATA施加写数据字DQO至DQN及数据选通信号DQS，并且读/写电路504响应于数据选通信号DQS的上升/下降沿存储写数据字DQO至DQN。在读操作中，读/写电路504向数据总线DATA施加读数据字DQO至DQN及数据选通信号DQS，并且存储控制器501响应于数据选通信号DQS的上升/下降沿存储读数据字DQO至DQN。在写操作期间，读/写电路504接收向数据掩码引脚503施加的数据掩码信号DM，并且响应于数据掩码信号DM对写数据字DQO至DQN进行掩码。
[0338]图51和52是用于说明根据一个示范性实施例的、图50的读/写电路504的操作的图。
[0339]图51是用于说明最小化逻辑低的数据型式的DC类型数据总线反转方法的图。图52是用于说明最小化与先前数据型式的改变的AC类型数据反转方法的图。
[0340]参照图51，当从MRAM单元阵列506读取的内部读数据字DQO至DQ7IDW〈0: 7>是“00000000”时，读/写电路504计数内部读数据字IDW〈0: 7>的逻辑低数据位数目，并且当该数目等于或大于一半时，向数据总线DATA输出反转的内部读数据字IDKO:7> “11111111”。如此，读/写电路504通过反转数据以被输出到数据总线DATA而充当数据总线反相器。通过位切换(例如，将“O”位切换为“I”位，并且将“I”位切换为“O”位)来执行反相。在这种情况下，将数据总线反相信号DBI激活为逻辑“I”。
[0341]当内部读数据字DQO至DQ7 IDW〈0:7>是“11100110”时，因为计数的逻辑低数据数目等于或少于一半，所以读/写电路504向数据总线DATA输出真实的内部读数据字IDKO:7> “11100110”。在这种情况下，将数据总线反相信号DBI禁止为逻辑“O”。当内部读数据字DQO至DQ7 IDW〈0:7>是“00001100”时，读/写电路504向数据总线DATA输出反相的内部读数据字IDW〈0:7> “11110011”，并且将数据总线反相信号DBI激活为逻辑“I”。当内部读数据字DQO至DQ7 IDKO: 7>是“ 11111110 ”时，读/写电路504向数据总线DATA输出真实的内部读数据字IDW〈0:7>“11111110”，并且将数据总线反相信号DBI禁止为逻辑“O”。作为此方法的结果，可以最小化数据字的数据型式中逻辑低位的数目。
[0342]参照图52，假设向数据总线DATA输出从MRAM单元阵列506读取的当前的读数据字DQO至DQ7 CDKO:7> “00000000”，并且将数据总线反相信号DBI禁止为逻辑“O”。接下来，当当前的读数据字DQO至DQ7⑶W〈0:7>被读作“ 11100110”时，读/写电路504比较“11100110”与数据总线DATA上的先前的读数据字DQO至DQ7的数据型式“00000000”，并且为了最小化型式改变，反转当前的读数据字DQO至DQ7 CDKO:7>,并且向数据总线DATA输出“00011001”。在这种情况下，将数据总线反相信号DBI激活为逻辑“I”。
[0343]接下来，当当前的读数据字DQO至DQ7 CDW〈0:7>被读作“00001100”时，读/写电路504比较“00001100”与数据总线DATA上的先前的读数据字DQO至DQ7的数据型式“00011001”，输出导致最小型式改变的当前的读数据字DQO至DQ7 CDKO:7> “00001100”，并且将数据反相信号DBI禁止为逻辑“O”。接下来，当当前的读数据总线字DQO至DQ7CDKO: 7>被读作“ 11111110 ”时，读/写电路504比较“ 11111110 ”与数据总线总线DATA上的先前的读数据总线字DQO至DQ7的数据型式“00001100”，向数据总线DATA输出导致最小型式改变的反转的当前读数据字DQO至DQ7 CDW〈0:7>“00000001”，并且将数据总线反相信号DBI激活为逻辑“I”。
[0344]图53是示出根据一个示范性实施例的、包括在图50的控制逻辑电路507中的模式寄存器MRS的图。
[0345]图53的模式寄存器MR5是对MRAM 502的各种功能、特征、和模式进行编程的多种
模式寄存器之一。
[0346]参照图53，将说明模式寄存器MR5可设置的不同工作模式和每种模式的位分配。通过用于BGO和BAl:ΒΑ0的“101”位值来选择模式寄存器MR5。模式寄存器MR5存储用于控制C/A奇偶校验功能、CRC错误状态、C/A奇偶校验错误状态、ODT输入缓冲器省电功能、数据掩码功能、写DBI功能、和读DBI功能的数据。
[0347]使用3位A2:A0来提供C/A奇偶校验(PL)功能。C/A奇偶校验支持命令信号和地址信号的奇偶校验计算。C/A奇偶校验位的默认状态是禁用的。通过在C/A奇偶校验延迟期间编程“O”之外的非零值来启用C/A奇偶校验，并且在此情况下，MRAM 502确认在执行命令之前没有奇偶校验错误。当启用并向所有命令施加C/A奇偶校验延迟时，编程用于执行命令的额外延迟。
[0348]当“000”被编程到A2:A0位时，C/A奇偶校验处于禁用状态。当“001”被编程到A2:A0位时，将C/A奇偶校验延迟设置为4个时钟周期。当“010”被编程时，设置5个时钟周期，当“011”被编程时，设置6个时钟周期，以及当“ 100”被编程时，设置8个时钟周期。“ 101”，“ 110 ”和“ 111 ”是未确定的。
[0349]使用I位的A3来通知MRAM 502的CRC错误(CRC)状态。CRC错误状态支持存储控制器501确定在MRAM 502中生成的错误是CRC错误还是地址/奇偶校验错误。当检测到CRC错误时，“ I ”被编程到A3位，否则“O”被编程。
[0350]使用I位的A4来通知MRAM 502的C/A奇偶校验错误(PE)状态。奇偶错误状态支持存储控制器501来确定在MRAM 502中生成的错误是CRC错误还是地址/奇偶校验错误。当检测到奇偶校验错误时，“ I ”被编程到A4位，否则“O”被编程。
[0351]使用I位的A5来控制MRAM 502的ODT输入缓冲器省电(ODT)功能。当“O”被编程到A5位时，将ODT输入缓冲器的省电设置为禁用，并且当“ I ”被编程时，将省电设置为启用。[0352]使用3位的A8:A6来控制MRAM 502的ODT停驻端接(RTT_PARK)特征。可以在没有命令的情况下，将停驻端接预先确定在高Z状态。当ODT引脚是“低”时，导通停驻端接。
[0353]当“000”被编程到AS:A6位时，禁用停驻端接。当“001”被编程到AS:A6位时，将停驻端接值设置为RZQ/4。当“010”被编程时，将停驻端接值设置为RZQ/2，当“011”被编程时，将停驻端接值设置为RZQ/6，当“100”被编程时，将停驻端接值设置为RQZ/1，当“101”被编程时，将停驻端接值设置为RZQ/5，当“110”被编程时，将停驻端接值设置为RZQ/3，以及当“111”被编程时，将停驻端接值设置为RZQ/7。RZQ可以被设置为例如240 Ω。
[0354]使用I位的AlO来提供MRAM 502的DM功能。MRAM 502支持DM功能和DBI功能。在MRAM 502的写操作中，可以启用DM功能或DBI功能的任何一下，但是不可以同时启用DM和DBI功能两者。如果禁用DM和DBI功能两者，则MRAM 502关断输入接收器。在MRAM502的读操作期间，仅提供DBI功能。当启用TDQS功能时，不支持DM和DBI功能。如图54中所示概括由模式寄存器提供的DM、DBIJP TDQS功能。
[0355]当“O”被编程到AlO位时，禁用DM功能。当“I”被编程到AlO位时，启用DM功能。在MRAM 502的写操作中，当启用DM功能时，MRAM 502对接收到DQ输入的写数据进行掩码。
[0356]使用I位的All来提供MRAM 502的写DBI功能。支持DBI功能来减少MRAM 502的功耗。当将MRAM 502的传输线端接到供电电压Vdd时，消耗比高电平信号更多的电流来发送低电平信号。当从传输数据当中的高电平位数大于低电平位数时，可以反转传输数据，使得低电平的位数等于或少于传输数据的所有位数的一半，然后其可以被发送。在这种情况下，可以额外地发送指示反转了传输数据的信号。
[0357]当启用写DBI功能时，MRAM 502反转接收到DQ输入的写数据。当“O”被编程到All位时，禁用写DBI功能。当“I”被编程到All位时，启用写DBI功能。
[0358]使用I位的A12来提供MRAM 502的读DBI功能。当启用读DBI功能时，MRAM 502反转发送到DQ输出的读数据。当“O”被编程到A12位时，禁用读DBI功能。当“I”被编程到A12位时，启用读DBI功能。
[0359]模式寄存器状态MR5的BG1、A13、和A9位是RFU，并且在模式寄存器设置期间被编程为“O”。
[0360]图55是示出根据另一个示范性实施例的MRAM 550的框图。
[0361]参照图55，MRAM 550通过使用一个数据I/O引脚DQ来实现4位预取方案。MRAM550可以进一步包括所需数目的数据I/O引脚DQ，以用于与外部通信。包括STT-MRAM单元阵列的MRAM内核块551具有慢于外部时钟的工作频率的工作频率。为了输出与外部时钟同步的数据，通过一次存取从MRAM内核块551向4个内部I/O驱动器(10SA)552同时输出4片内部I/O数据。
[0362]MRAM 550包括数据比较器553以及第一和第二组数据反相器554和555 (第一和第二反相单元)，以便控制内部I/O数据传输。数据比较器553比较向IOSA 552提供的当前数据的状态与先前数据的状态，并且当带有相变的数据比率大于预设比率时，生成反转标记信号IVF。数据比较器553临时存储先前输出的第(η-1)数据，并且比较第(n_l)数据与当前输出的第η数据。当第(η-1)数据和第η数据不同时，S卩，当具有不同相位的位数大于预设数目时，数据比较器553输出反转标记信号IVF。[0363]第一组数据反相器554包括当反转标记信号IVF被激活时将来自10SA552的第η数据反相，并且向全局数据输入/输出线GIO输出反转的第η数据的电路。
[0364]第二组数据反相器555包括当反转标记信号IVF被激活时将通过全局数据输入/输出线GIO发送的反转的第η数据反相，并且向流水线寄存器556施加具有与从MRAM内核块551输出的第η数据相同的相位的反转的反转数据。
[0365]流水线寄存器556将通过MRAM内核块551预取的4位的第η数据转换为串行数据，并且通过I/O驱动器557向数据I/O引脚DQ输出串行数据。
[0366]MRAM 550可以选择性地操作第一反转单元554或第二反转单元555，以便提供MRAM的写DBI功能或读DBI功能。为了提供写DBI功能，MRAM 550布置写驱动器与第一组数据反相器554，当来自多片写数据DQO至DQN当中低电平的位数大于高电平的位数时，反转写数据以使得低电平的位数等于或少于写数据的全部位数的一半，并且将反转的数据写到MRAM内核块551。在这种情况下，额外地生成指示反转了写数据的标记信号。
[0367]为了提供读DBI功能，当从由MRAM内核块551施加的读数据当中低电平的位数大于高电平的位数时，MRAM 50通过使用第一组数据反相器554或第二组数据反相器555来反转读数据，使得低电平的位数等于或少于读数据的全部位数的一半，并且向引脚DQO至DQN输出反转的数据。在这种情况下，额外地生成指示反转了读数据的标记信号。
[0368]图56是示出根据一个实施例的、包括MRAM 562和563的示范性存储系统560的电路图。
[0369]参照图56，在存储系统560中，经由DQ总线连接存储控制器561和MRAM562和563，并且执行DQ总线的激活端接控制。在存储控制器561中，端接电阻器RTl和RT2以及开关SWl和SW2串行连接在供电电压VDDQ的源和接地电压VSSQ的源之间。将端接电阻器RTl和开关SW2之间的连接节点NI连接至数据总线410a。端接电阻器RTl和RT2的电阻值可以相同或不同。
[0370]可以在存储控制器561中生成用于接通/关断存储控制器561的片上激活端接的控制信号C0N。在MRAM 562和563的数据读操作期间，可以通过控制信号CON接通开关SWl和SW2，并且将端接电阻器RTl和RT2连接至供电电压VDDQ或接地电压VSSQ的源。此外，在存储控制器561的写操作期间，通过控制信号CON关断开关SWl和SW2，并且不将端接电阻器RTl和RT2连接至供电电压VDDQ或接地电压VSSQ的源。
[0371]在MRAM 562中，端接电阻器RT3和RT4以及开关SW3和SW4串行连接在供电电压VDDQ的源和接地电压VSSQ的源之间。将端接电阻器RT3和开关SW4之间的连接节点N2连接至DQ总线565a。MRAM 562包括端接控制单元566，该端接控制单元566响应于相应的芯片选择信号而生成用于控制激活的端接的控制信号C0N1。MRAM 563的配置与MRAM 562的配置相同，并且经由DQ总线565b及数据总线564a和564b将MRAM 563连接至存储控制器561。
[0372]当启用相应的芯片选择信号并且执行读或写操作时，MRAM 562和563生成控制信号CONl来关断MRAM 562和563的端接电阻器RT3和RT4。同时，MRAM 562和563生成控制信号CONl来接通MRAM 562和563的端接电阻器RT3和RT4。
[0373]图57是示出根据另一示范性实施例的、包括MRAM 572a和572b的存储系统570的电路图。[0374]参照图57，存储系统570包括存储控制器571和执行动态ODT功能的MRAM 572a和572b。用与图56的存储控制器561的相同的方式来配置存储控制器571。在MRAM 572a和572b的读操作期间，接通端接电阻器RTl和RT2，并且在写操作期间，关断端接电阻器RTl和 RT2。
[0375]MRAM 572a和572b的每个包括:在其中STT-MRAM被排列成行和列的单元阵列和内核逻辑573，及从存储控制器571接收多个命令和时钟信号的命令解码器574。命令解码器574包括模式寄存器MRS，模式寄存器MRS从MRAM 572a和572b的多个工作选项当中提供动态端接特征。
[0376]从MRAM单元阵列和内核逻辑573施加的读数据被锁存在I/O逻辑575中，并且通过数据驱动器576输出到DQ端。从存储控制器571向DQ端发送的写数据通过数据驱动器576被锁存在I/O逻辑575中，并且被写到存储单元阵列573。
[0377]将MRAM 572a的DQ端连接至上拉电阻器578和下拉电阻器579。上拉电阻器578包括串行连接在供电电压VDDQ的源和DQ端之间的开关SWUl至SWU3以及电阻器RUl至RU3。下拉电阻器579包括串行连接在DQ端和接地电压VSSQ的源之间的开关SWDl至SWD3以及电阻器RDl至RD3。电阻器RUl和RDl具有RQZ电阻值，电阻器RU2和RD2具有RZQ/2电阻值，并且电阻器RU3和RD3具有RZQ/4电阻值。RZQ可以被设置为例如240 Ω或类似值。
[0378]响应于由端接控制单元577施加的控制信号，选择性的接通或关断开关SWUl至SWU3以及SWDl至SWD3。响应于由模式寄存器MRS施加的动态端接信息，端接控制单元577可以使DQ端的端接电阻值能被设置为RZQ、RZQ/2或RZQ/4，或者被设置为动态ODT断开。
[0379]图58是示出包括在图57的控制逻辑单元中的示范性模式寄存器的图。
[0380]图58的模式寄存器MR2是对MRAM 572a的各种功能、特征、和模式进行编程的多种模式寄存器之一。
[0381]参照图58，将说明模式寄存器MR2可设置的不同工作模式和每种模式的位分配。模式寄存器MR2存储用于CWL、动态端接、和写CRC的数据。
[0382]使用3位的A5:A3来提供CWL功能。CffL被定义为有效输入数据的首位和内部写命令之间的时钟周期延迟。整个延迟(WL)是AL和CWL的和。S卩，WL=AL+CWL。
[0383]当“000”被编程到A5:A3位时，在数据速率1600 MT/s的操作期间设置CWL 9。当“001”被编程时，在数据速率1867 MT/s的操作期间设置CWL 10。当“010”被编程时，在数据速率1600或2133 MT/s的操作期间设置CWL 11。当“011”被编程时，在数据速率1867或2400 MT/s的操作期间设置CWL 12。当“ 100”被编程时，在数据速率2133 MT/s的操作期间设置CWL 14。当“101”被编程时，在数据速率2400 MT/s的操作期间设置CWL 16。当“110”被编程时，设置CWL 18。“111”是未确定的。
[0384]使用2位的AlO:A9来提供MRAM 12的动态端接(RTT_WR)特征。在MRAM 12的特定应用中，可以提供动态ODT以便加强数据总线上的信号完整性。当“00”被编程到AlO:A9位时，设置动态ODT断开。当“01”被编程时，将动态ODT设置为RZQ/2，当“ 10”被编程时，将动态ODT设置为RZQ/1，以及当“II”被编程时，将动态ODT设置为高阻抗(H1-Z)。
[0385]使用I位A12来提供MRAM 12的写CRC功能。通过发送通过CRC计算获得的CRC数据，使用CRC功能来检测错误，以便防止在MRAM 12和存储控制器11之间发送的数据的丢失。MRAM 12的CRC计算可以使用多项表达式x8+x2+x+19。当A12位被编程为“O”时，禁用写CRC计算。当A12位被编程为“I”时，启用写CRC计算。
[0386]模式寄存器MR2的861、413、六11、48^6和八2^0位是1^^，并且在模式寄存器设置期间被编程为“O”。
[0387]在MRAM 572a中，在如图59中所示的写操作期间，动态端接RTT_WR可以接收写命令，并且将预设为标称端接RTT_N0M的ODT值改变为动态ODT值。当写操作结束时，将动态ODT值返回为标称端接值。
[0388]图60和61是示出根据示范性实施例的、图57的端接控制单元577的图。
[0389]参照图60，端接控制单元577可以响应于外部控制引脚ACS而不是图57的模式寄存器MRS，来控制MRAM的0DT。端接控制单元577包括第一 MUX单元601和第二 MUX单元602。第一和第二 MUX单元601和602响应于读启用信号D0EN，选择性地向输出端O输出从第一和第二输入端Il和12接收的输出信号。第一和第二 MUX单兀601和602响应于读启用信号DOEN的逻辑“高”，向输出端O输出从第一输入端Il接收的信号，并且响应于读启用信号DOEN的逻辑“低”，向输出端O输出从第二输入端12接收的信号。
[0390]上拉电阻器578中的开关SWUl和SWU2的每个包括PMOS晶体管。将第一 MUX单元601的输出端O连接至作为开关SWUl的PMOS晶体管的栅极，并且将第二 MUX单元602的输出端O连接至作为开关SWU2的PMOS晶体管的栅极。由于读启用信号DOEN和外部控制引脚ACS引起的、在MRAM的DQ端的ODT操作如图61中所示。
[0391]参照图61，在M RAM读操作期间，响应于被激活为逻辑“高”的读启用信号D0EN，向第一和第二 MUX单元601和602的输出端O输出供电电压VDDQ。因此，关断开关SWUl和SWU2，端接电阻变为无限(⑴)，并且数据驱动器的阻抗被显示到DQ端。
[0392]在MRAM写操作期间，响应于被禁止为逻辑“低”的读启用信号D0EN，接地电压VSSQ被输出到第一 MUX单元601的输出端0，并且外部控制引脚ACS的逻辑电平被输出到第二MUX单元602的输出端O。当外部控制引脚ACS是逻辑“高”时，接通开关SWUl，关断开关SWU2,并且将动态端接电阻器RTT_WR设置为DQ端的电阻器RUl。当外部控制引脚ACS是逻辑“低”时，接通开关SWUl和SWU2，并且将标称端接电阻器RTT_N0M设置为与DQ端并行连接的电阻器RUl和RU2。
[0393]图62是示出根据另一示范性实施例的MRAM 620的电路图。
[0394]参照图62，MRAM 620减小了与外部设备接口连接的DQ信号的摆动宽度，以便增加工作速度。这是为了最小化发送信号所花费的时间。随着DQ信号的摆动宽度被减小，增加了外部噪声对噪声的影响，并且增加了在接口端处由于阻抗失配而导致的信号的反射。通过外部噪声或供电电压的变化、工作温度的变化、或者制造过程的变化而导致阻抗失配。
[0395]当阻抗失配出现时，可能难以以高速度发送DQ数据，并且从MRAM 620的数据输出端输出的DQ数据可能被扭曲。当在接收器侧的半导体设备在输入端接收了扭曲的DQ数据时，诸如建立/保持失败或输入电平误判的问题可能出现。
[0396]为了在系统中的发送器侧和接收器侧之间实现阻抗匹配，在发送器侧通过输出电路执行源端接，并且在接收器侧通过与连接至输入焊盘的输入电路并行连接的端接电路来执行并行端接。基于处理电压温度(PVT)的变化向终端提供上拉和下拉代码的过程涉及ZQ校准。因为通过使用ZQ节点来执行校准，所以它被称为ZQ校准。在MRAM 620中，通过使用作为ZQ校准的结果而生成的代码来控制DQ焊盘的端接电阻。
[0397]MRAM 620包括MRAM单元阵列和逻辑621、连接至ZQ引脚的外部电阻器RZQ、校准电路622、以及连接至DQ焊盘的输出驱动器623。MRAM单元阵列和逻辑621包括以行和列排列的多个STT-MRAM单元，以及到/自STT-MRAM单元的输入/输出写/读数据。在读操作期间，从MRAM单元阵列和逻辑621输出的读控制信号RD_CTRL被通过输出驱动器623输出到DQ焊盘。读控制信号RD_CTRL是通过合并向输出驱动器623施加的MRAM单元阵列621的读数据和各种控制信号而获得的代表性信号。
[0398]校准电路622包括第一比较器624、第一计数器625、第一校准电阻器626、第二校准电阻器627、第二比较器628、及第二计数器629。
[0399]第一比较器624比较ZQ引脚的电压和参考电压VREF，并且向第一计数器625发送作为比较结果的第一上/下信号UP1/DN1。第一计数器625响应于第一上/下信号UPl/DNl而执行计数操作，并且输出第一校准码PC0DE〈0:N>。参考电压VREF可以被设置为具有与供电电压VDDQ的一半对应的电压电平。第一校准码PC0DE〈0:N>校准第一校准电阻器626，以具有与外部电阻器RZQ的相同的值。
[0400]第一校准电阻器626包括在供电电压VDDQ的源和ZQ引脚之间的输入第一校准码PC0DE<0:N>至其栅极的PMOS晶体管，以及串行连接至PMOS晶体管的电阻器。第一校准电阻器626响应于第一校准码PC0DE〈0:N>而调整电阻值。第一比较器624、第一计数器625、和第一校准电阻器626执行比较，直到连接至ZQ引脚的外部电阻器RZQ和第一校准电阻器626的全部电阻值相同，S卩，直到ZQ引脚的电压与参考电压VREF相同，并且生成第一校准码PC0DE〈0:N>。执行作为用于生成第一校准码PC0DE〈0:N>的重复操作的上拉校准。
[0401]将例如240 Ω的外部电阻器RZQ连接至ZQ引脚。因为参考电压VREF具有与供电电压VDDQ的一半对应的电压电平，所以第一比较器624生成第一校准码PC0DE〈0:N>，以使得第一校准电阻器626的总电阻值与外部电阻器RZQ的电阻值240 Ω相同。
[0402]第二校准电阻器627被校准为具有与第一校准电阻器626的相同的电阻值，并且生成第二校准码NC0DE〈0:N>。第二校准电阻器627包括上拉校准电阻器627a和下拉校准电阻器627b。
[0403]以与第一校准电阻器626的相同的方式来配置上拉校准电阻器627a。上拉校准电阻器627a接收上拉校准码PC0DE〈0:N〉，并且具有与第一校准电阻器626的总电阻值相同的电阻值。将上拉校准电阻器627a和下拉校准电阻器627b之间的连接节点ZQ_N施加到第二比较器628的输入。
[0404]下拉校准电阻器627b包括在接地电压VSSQ的源和ZQ_N节点之间的、输入第二校准码NC0DE〈0:N>至其栅极的NMOS晶体管，以及串行连接至NMOS晶体管的电阻器。下拉校准电阻器627b响应于第二校准码NC0DE〈0:N>而调整电阻值。
[0405]下拉校准电阻器627b执行下拉校准，使得ZQ_N节点的电压与参考电压VREF相同。如此，通过使用第二比较器628和第二计数器629，下拉校准电阻器627b的总电阻值与上拉校准电阻器627a的总电阻值相同。通过执行重复的下拉校准操作来生成第二校准码NC0DE〈0:N>。
[0406]第一和第二校准码PC0DE〈0:N>和NC0DE〈0:N>确定了输出驱动器623的端接电阻值。输出驱动器623包括连接至DQ焊盘的上拉端接电阻器623a和下拉端接电阻器623b，以及第一和第二预驱动器631和632。用与第一校准电阻器623和上拉校准电阻器627a的相同的方式来配置上拉端接电阻器623a，并且以与下拉校准电阻器627b的相同的方式来配置下拉端接电阻器623b。
[0407]第一预驱动器631接收第一校准码PC0DE〈0: N〉和从MRAM单元阵列和逻辑621输出的读控制信号RD_CTRL，并且控制第一上拉端接电阻器623a。第二预驱动器632接收第二校准码NC0DE〈0: N〉和从MRAM单元阵列和逻辑621输出的读控制信号RD_CTRL，并且控制第二上拉端接电阻器623b。
[0408]读控制信号RD_CTRL的逻辑状态确定是否接通上拉端接电阻器623a或下拉端接电阻器623b。当读控制信号RD_CTRL是逻辑“高”信号时，接通上拉端接电阻器623a，并且DQ焊盘输出作为逻辑“高”。通过第一校准码PC0DE〈0:N>来确定是否接通或关断接通的上拉端接电阻器623a中的每个电阻器。
[0409]当读控制信号RD_CTRL是逻辑“低”信号时，接通下拉端接电阻器623b，并且DQ焊盘输出作为逻辑“低”。通过第二校准码NC0DE〈0:N>来确定是否接通或关断接通的下拉端接电阻器623b中的每个电阻器。
[0410]在由于ZQ校准操作而导致在校准电阻器626、627a和627b以及端接电阻623a和623b之间没有失配的情况下，MRAM 620的ODT可以以预定速率来增加或减小电阻值。
[0411]虽然在本实施例中使用ODT来确定上拉端接电阻623a和下拉端接电阻623b的电阻值，但是MRAM 620的ODT设备不是总是包括上拉端接电阻器623a和下拉端接电阻器623b两者。例如，在MRAM 620的输出驱动器侧，可以使用上拉端接电阻器623a和下拉端接电阻器623b两者，并且在输入缓冲器侧，可以仅使用上拉端接电阻器623a。
[0412]图63至69是用于说明根据各种示范性实施例的MRAM封装630、MRAM引脚结构、以及MRAM模块670、680和690的视图和图表。MRAM可以构成与SDRAM兼容的引脚结构和封装。此外，包括MRAM芯片的模块可以与SDRAM模块兼容。例如，MRAM芯片的引脚排列可以与 DDR2 SDRAM, DDR3 SDRAM 和 DDR4 SDRAM 的任何一个兼容。
[0413]参照图63，MRAM封装630包括半导体设备本体631和球栅阵列(BGA) 632。BGA632包括多个焊球。多个焊球可以连接半导体存储设备本体631和PCB (未示出)。焊球可以由导电材料形成。
[0414]参照图64A，当根据X4或X8数据输入/输出规范使用MRAM封装630时，可以按13行和9列来排列BGA 632。13行可以被定义为A至N行，并且9列可以被定义为I至9列。BGA 632的I至3列和7至9列可以是焊球区域。在焊球区域中可以提供焊球(O)。BGA 632的4至6列可以是虚拟球区域(+ )。在虚拟球区域中不提供焊球。结果，在BGA 632中，可以提供78个焊球。
[0415]参照图64B，当根据X16数据输入/输出规范使用MRAM封装630时，可以按16行和9列来排列BGA 632。16行可以被定义为A至T行，并且9列可以被定义为I至9列。BGA的I至3列和7至9列可以是焊球区域，并且4至6列可以是虚拟球区域(+ )。在BGA中，可以提供96个焊球。
[0416]参照图65，根据X4或X8数据I/O规范的MRAM封装的MRAM引脚结构被排列成与DDR3 SDRAM兼容。引脚排列包括供电电压VDD和VDDQ、接地电压VSS和VSSQ、数据输入/输出信号DQO至DQ7、地址信号AO至A14、时钟信号CK和CK#、时钟启用信号CKE、以及命令信号 CAS#、RAS# 和 WE#。
[0417]参照图66，根据X4或X8数据I/O规范的MRAM封装的MRAM引脚结构被排列成与DDR SDRAM兼容。引脚排列包括供电电压VDD、VPP、和VDDQ，接地电压VSS和VSSQ，数据输入/输出信号DQ0-7，地址信号AO-17，时钟信号CK_t和CK_c、时钟启用信号CKE、及命令信号 CAS_n、RAS_n 和 WE_n。
[0418]参照图67，MRAM模块670包括PCB 671、多个MRAM芯片672、和连接器673。多个MRAM芯片672可以耦接到PCB 671的顶面和底面。通过导线(未示出)将连接器673电连接至多个MRAM芯片672。此外，可以将连接器673插入外部主机的插槽中。
[0419]MRAM芯片672的每个包括接口单元676，接口单元676包括提供各种接口功能的电路。例如，接口单元676可以支持SDR、DDR、QDR或ODR接口，封装协议接口、源同步接口、单端信号传输接口、差分端信号传输接口、POD接口、多电平单端信号传输接口、多电平差分端信号传输接口、LVDS接口、双向接口、和CTT接口。在一个实施例中，接口单元676可以通过使用频率是命令/地址时钟信号频率的两倍的差分数据时钟信号来对DQ信号采样。
[0420]为了使在各种接口中发送的数据与时钟信号同步，接口单元676可以包括数字DLL/PLL或模拟DLL/PLL，并且可以在没有DLL/PLL的情况下与高速同步总线接口连接。为了最小化数据字之间的位切换，接口单元676可以提供写DBI功能和读DBI功能。接口单元676可以提供ODT功能用于阻抗匹配，并且可以通过使用ZQ校准操作来控制端接电阻。
[0421]参照图68，在一个实施例中，MRAM模块680包括PCB 681、多个MRAM芯片682、连接器683、及多个缓冲器芯片684。可以将多个缓冲器芯片684布置在连接器683和MRAM芯片682之间。可以在PCB 681的顶面和底面提供MRAM芯片682和缓冲器芯片684。在PCB681的顶面和底面上形成的MRAM芯片682和缓冲器芯片684可以经由多个通孔彼此连接。
[0422]MRAM芯片682的每个包括提供各种接口功能的接口单元686。接口单元686可以具有与图67的接口单元676的相同的功能。
[0423]缓冲器芯片684可以存储通过测试连接至缓冲器芯片684的MRAM芯片682的特征而获得的结果。因为缓冲器芯片684通过使用所存储的特征信息来管理MRAM芯片682的操作，所以减小了 MRAM芯片682上的弱单元或弱页的影响。例如，缓冲器芯片684在其中包括存储单元，并且可以帮助MRAM芯片682的弱单元或弱页。
[0424]参照图69，在一个实施例中，MRAM模块690包括PCB 691、多个MRAM芯片692、连接器693、多个缓冲器芯片694、和控制器695。控制器695与MRAM芯片692及缓冲器芯片694通信，并且控制MRAM芯片692的工作模式。控制器695可以通过使用MRAM芯片695的模式寄存器来控制各种功能、特征、和模式。
[0425]控制器695控制读均衡、写均衡、及读前同步码训练，以补偿例如MRAM芯片692的偏斜；并且控制写恢复(WR)时间和读到预充电(RTP)时间，以使得完成一个操作之后立即自动开始预充电操作。此外，控制器695控制MRAM芯片692的Vref监视和数据掩码操作。
[0426]在一个实施例中，每个MRAM芯片692包括提供相应MRAM芯片692的各种接口功能的接口单元696。接口单元696可以具有与图67的接口单元676的相同的功能。
[0427]MRAM模块670、680、和690可以应用于诸如单列直插存储模块(SIMM)、双列直插存储模块(DIMM)、小外形 DIMM (SO-1DMM)、无缓冲 DMM (UDIMM)、完全缓冲 DIMM (FEDIMM)、列队缓冲 DIMM (rank-buffered DIMM, RBDIMM)、负载降低 DIMM (LRDIMM)、迷你 DIMM 及微DIMM的存储模块。
[0428]图70是示出根据一个示范性实施例的具有包括MRAM半导体层LAl至LAn的堆叠结构的半导体设备700的透视图。
[0429]参照图70，半导体设备700可以包括多个MRAM半导体层LAl至LAn。半导体层LAl至LAn的每个可以是包括每个包括MRAM单元的存储单元阵列701的存储芯片，并且半导体层LAl至LAn的一些可以是与外部控制器接口连接的主芯片，并且半导体层LAl至LAn的其余部分可以是存储数据的从属芯片。在图70中，位于最低位置的半导体层LAl可以是主芯片，并且其他半导体层LA2至LAn可以是从属芯片。
[0430]多个半导体层LAl至LAn可以通过衬底通孔，诸如通过硅通孔(TSV)702，来发送/接收信号，并且充当主芯片的半导体层LAl可以通过在半导体层LAl的外表面上形成的导电单元(未示出)与外部存储控制器(未示出)通信。
[0431]此外，根据光学I/O连接，可以在半导体层LAl至LAn之间发送信号。例如，通过使用利用射频(RF)波或超声波的辐射方法、利用磁感应的电感耦合方法、或者利用磁场共振的非辐射方法，可以在半导体层LAl至LAn之间发送信号。
[0432]辐射方法是一种通过使用诸如单极或平面倒F型天线(PIFA)的天线来无线发送信号的方法。辐射随着根据时间变化的电场和磁场相互影响而发生，并且当存在以相同频率工作的天线时可以根据入射波的极化特征来接收信号。
[0433]电感耦合方法是一种通过多次缠绕线圈来生成在一个方向上的强磁场，并且通过接近以近似频率共振的线圈来生成耦合的方法。
[0434]非辐射方法是一种使用渐隐波耦合的方法，其中，渐隐波耦合通过短距离电磁场在两个以相同频率共振的介质之间移动电磁波。
[0435]半导体层LAl至LAn的每个包括提供半导体层LAl至LAn的每个的各种接口功能的接口单元706。接口单元706可以具有与图67的接口单元676的相同的功能。
[0436]在图67至69的模块670、680、和690中，每个MRAM芯片可以包括多个半导体层LAl 至 LAn。
[0437]图71是示出根据另一实施例的、包括MRAM 713的示范性存储系统710的框图。
[0438]参照图71，存储系统710包括光链路711A和711B、控制器712、和MRAM713。光链路371A和371B相互连接控制器712和MRAM 713。控制器712包括控制单元714、第一发送器715、和第一接收器716。控制单兀714向第一发送器715发送第一电信号SN1。第一电信号SNl可以包括向MRAM 713发送的命令信号、时钟信号、地址信号、或写数据。
[0439]第一发送器715包括第一光学调制器715A,并且第一光学调制器715A将第一电信号SNl转换成为第一光传输信号0PT1EC，并且向光链路711A发送第一光传输信号0PT1EC。通过光链路71IA使用串行通信来发送第一光传输信号0TP1EC。第一接收器716包括第一光学解调制器716B，第一光学解调制器716B将从光链路71IB接收的第二光接收信号0PT20C转化成为第二电信号SN2，并且向控制单元714发送第二电信号SN2。
[0440]MRAM 713包括第二接收器717、包括STT_MRAM单元的存储区域718、和第二发送器719。此外，MRAM 718可以包括提供各种接口功能的接口单元。第二接收器717包括第二光学解调制器717A，第二光学解调制器717A将从光链路71IA接收的第一光接收信号0PT10C转换711a成为第一电信号SN1，并且向存储区域718发送第一光接收信号0PT10C。[0441]在存储区域718中，响应于第一电信号SNl向STT_MRAM单元写入写数据，或者向第二发送器710发送作为第二电信号SN2的从存储区域718读取的数据。第二电信号SN2可以包括向存储控制器712发送的时钟信号和读数据。第二发送器719包括第二光学调制器719B，第二光学调制器719B将第二电信号SN2转换为第二光数据信号0PT2EC，并且向光链路71IB发送第二光数据信号0PT2EC。通过光链路71IB使用串行通信来发送第二光传输信号 0TP2EC。
[0442]图72是示出根据一个示范性实施例的、包括MRAM 725A和725B的数据处理系统720的框图。
[0443]参照图72，数据处理系统720包括第一设备721、第二设备722、以及多条光链路723和724。第一设备721和第二设备722可以通过串行通信来通信光信号。
[0444]第一设备721可以包括MRAM 725A、第一光源726A、可以执行电向光转换操作的第一光学调制器727A、以及可以执行光向电转换操作的第一光学解调制器728A。第二设备722包括MRAM 725B、第二光源726B、第二光学调制器727B、及第一光学解调制器728B。MRAM 725A和725B的每个可以包括提供各种接口功能的接口单元。
[0445]第一和第二光源726A和726B输出具有连续波的光信号。第一和第二光源726A和726B可以使用作为多波长光源的法布里-珀罗激光二极管(FP-LD)或分布式反馈激光二极管(DFB-LD)作为光源。
[0446]第一光学调制器727A将传输数据转换成为光学传输信号,并且向光链路723发送光学传输信号。第一光学调制器727A可以根据传输数据来调制由第一光源726A接收的光信号的波长。第一光学解调制器728A接收并解调从第二设备722的第二光学调制器727B输出的光信号，并且输出解调的电信号。
[0447]第二光学调制器727B将第二设备722的传输数据转换为光传输信号,并且向光链路724发送光传输信号。第二光学调制器727B可以根据传输数据来调制从第二光源726B接收的光信号的波长。第二光学解调制器728B通过光链路723接收并解调从第一设备721的光学调制器727A输出的光信号,并且输出解调的电信号。
[0448]图73是示出根据另一示范性实施例的、包括MRAM的服务器系统730的视图。
[0449]参照图73，服务器系统730包括存储控制器732和多个存储模块733。存储模块733的每个可以包括多个MRAM芯片734。MRAM芯片734可以包括:包括STT_MRAM单元的存储区域，及提供各种接口功能的接口单元。
[0450]在服务器系统730中，第二电路板736耦接到第一电路板731的每个插口 735。服务器系统730可以被设计为具有如下的通道结构，其中一个第二电路板736根据信号通道而被连接至第一电路板731。然而，本实施例不限于此，并且服务器系统730可以具有各种结构的任何一种。
[0451]同时，可以经由光学IO连接发送存储模块733的信号。对于光学IO连接，服务器系统730可以进一步包括电向光转换单元737，并且存储模块733的每个可以进一步包括光向电转换单元738。
[0452]通过电通道EC将存储控制器732连接至电向光转换单元737。电向光转换单元737将通过电通道EC从存储控制器732接收的电信号转换为光信号，并且向光通道OC发送光信号。此外，电向光转换单元737将通过光通道OC接收的光信号转换为电信号，并且向电通道EC发送电信号。
[0453]存储模块733通过光通道OC而被连接至电向光转换单元737。通过光向电转换单元738可以将向存储模块733施加的光信号转换为电信号，并且可以将其发送给MRAM芯片734。包括光学连接存储模块的服务器系统730可以支持高存储容量和高速处理速度。
[0454]图74是示出根据一个示范性实施例的、在上装有MRAM的计算机系统740的框图。
[0455]参照图74，可以将计算机系统740安装在移动设备或台式计算机上。计算机系统740可以包括电连接至系统总线744的MRAM存储系统741、CPU745、RAM 746、用户接口 747，以及诸如基带芯片组的调制解调器748。计算系统740可以进一步包括应用芯片组、相机图像处理器(CIS)、和输入/输出设备。
[0456]用户接口 747可以是用于向通信网络发送数据或者从通信网络接收数据的接口。用户接口 747可以具有有线或无线的形式，并且可以包括天线或有线/无线收发器。可以在MRAM存储系统741中存储通过用户接口 747或调制解调器748施加的数据，或通过CPU745处理的数据。
[0457]MRAM存储系统741可以包括MRAM 742和存储控制器743。在MRAM742中存储通过CPU 745处理的数据或外部数据。MRAM742可以包括:包括STT_MRAM单元的存储区域，及提供各种接口功能的接口单元。
[0458]当计算系统740是执行无线通信的设备时，计算系统740可以用在诸如码分多址(CDMA)、全球移动通信系统(GSM)、北美多址(NADC)、或CDMA2000的通信系统中。计算系统740可以被安装在诸如个人数字助理(PDA)、便携式计算机、网络平板、数码相机、便携式媒体播放器(PMP)、移动电话、无绳电话、或膝上计算机的信息处理设备中。
[0459]虽然系统包括用于存储大量数据的单独的存储单元，诸如具有高速处理速度的高速缓存存储器或RAM，但是这些存储器可以被本发明构思的一个MRAM系统代替。因此，因为可以在包括MRAM的存储设备中快速存储大量的数据，所以计算机系统可以具有简单的结构。
[0460]虽然已经参照其示范性实施例具体示出和描述了本发明构思，但是它们被提供用于说明的目的，并且本领域普通技术人员应该理解，可以从本发明构思作出各种修改及等效的其他实施例。因此，本发明构思的真实技术范围由所附权利要求的技术精神来定义。
【权利要求】
1.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；及接口电路，其被配置为根据时钟信号的上升沿和下降沿输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，所述接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，其中，时钟信号的沿发生在锁存的DQ信号的窗口中心。
2.如权利要求1所述的MRAM，其中，接口电路被设置为通过使用频率是对命令和地址信号采样的时钟信号频率的两倍的差分数据时钟信号来对DQ信号采样。
3.如权利要求1所述的MRAM，其中，接口电路被配置为输入/输出与时钟信号的上升和下降沿同步的命令分组、写数据分组、或读数据分组作为DQ信号。
4.如权利要求1所述的MRAM，其中，接口电路支持单端信号传输，其中单端信号传输比较通过一个通道接收的DQ信号的电压电平与参考电压的电压电平。
5.如权利要求4所述的MRAM，其中，通道支持被上拉端接的伪漏极开路POD接口。
6.如权利要求1所述的MRAM，其中，接口电路支持差分端信号传输，其中差分端信号传输输入通过两个通道接收的DQ信号和反转的DQ信号。
7.如权利要求6所述的MRAM，其中，两个通道的每个都支持被上拉端接的POD接口。
8.如权利要求7所述的MRAM，其中两个通道通过电阻器彼此连接，并且两个通道支持低电压差分信号传输LVDS，其中DQ信号和反转的DQ信号具有小摆动。
9.如权利要求1所述的MRAM，其中接口电路通过一个通道接收DQ信号，并且所述通道支持将与DQ信号的多位对应的电压转换为多电平电压信号的多电平信号传输接口。
10.如权利要求1所述的MRAM，其中，接口电路被配置为通过支持多电平信号传输接口的两个通道，接收作为多电平电压信号对的、与DQ信号的多位对应的电压。
11.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 时钟发生器，其生成:具有与时钟信号相同的相位的第一内部时钟信号、其相位从时钟信号相位延迟90度的第二内部时钟信号、通过反转第一内部时钟信号而获得的第三内部时钟信号、及通过反转第二内部时钟信号而获得的第四内部时钟信号；以及 接口电路，被配置为根据第一至第四内部时钟信号的上升沿来输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，并且第一至第四内部时钟信号的每个的沿发生在锁存的DQ信号的窗口中心。
12.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化；时钟发生器，其生成:频率是时钟信号频率的两倍的第一内部时钟信号、其相位从第一内部时钟信号的相位延迟90度的第二内部时钟信号、通过反转第一内部时钟信号而获得的第三内部时钟信号、以及通过反转第二内部时钟信号而获得的第四内部时钟信号；以及接口电路，其被配置为根据第一至第四内部时钟信号的上升沿来输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号， 其中，接口电路被配置为响应于伴随DQ信号生成的数据选通信号而锁存DQ信号，并且第一至第四时钟信号的每个的沿发生在锁存的DQ信号的窗口中心。
13.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 延迟锁定环DLL,其被配置为接收使MRAM的操作同步的外部时钟信号,通过使用延迟元件将外部时钟信号延迟预定的时间段，并且生成与外部时钟信号同步的内部时钟信号；及 数据输入/输出缓冲器，其被称为DQ缓冲器，并且被配置为响应于内部时钟信号而锁存从磁性存储单元读取或写到磁性存储单元的数据。
14.如权利要求13所述的MRAM，其中，DLL被配置为进行工作以使得当MRAM处于省电模式时防止接收外部时钟信号。
15.如权利要求13所述的MRAM，其中，DLL被配置为生成频率与外部时钟信号的频率相同的第一内部时钟信号，并生成频率是外部时钟信号频率的两倍的第二内部时钟信号， 其中，第一内部时钟信号用作DQ缓冲器的时钟信号，并且第二内部时钟信号用作从磁性存储单元读出或写到磁性存储单元的数据的时钟信号。
16.如权利要求13所述的MRAM，其中DLL进一步包括多个相位延迟检测器，该相位延迟检测器分别响应于外部时钟信号来接收从延迟元件输出的多个延迟的时钟信号， 其中，每个相位延迟检测器比较每个延迟的时钟信号的相位与位于前端的相位延迟检测器的进位输出端的相位，并且向相应相位延迟检测器的进位输出端输出比较结果， 其中，相位延迟检测器被配置为当外部时钟信号的相位和延迟的时钟信号的相位彼此匹配时，输出延迟的时钟信号作为内部时钟信号，并且禁用进位输出端。
17.如权利要求13所述的MRAM，其中DLL包括: 相位检测器，其被配置为比较外部时钟信号的相位与反馈时钟信号的相位； 电荷泵，其被配置为响应于相位检测器的比较结果而生成电压控制信号； 环路滤波器，其被配置为通过对相位差积分来生成电压控制信号， 其中，每个延迟兀件接收外部时钟信号作为输入，并且响应于电压控制信号而输出内部时钟信号；及 补偿延迟电路，其接收内部时钟信号作为输入，并且通过补偿通过其发送读数据的线路径上的负载来输出反馈时钟信号。
18.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 数据总线反相器，其被配置为最小化从磁性存储单元读出或写到磁性存储单元的数据字之间的位切换 '及 数据输入/输出焊盘，其被称为DQ焊盘，并且向数据总线发送数据字。
19.如权利要求18所述的MRAM，其中，数据总线反相器被配置为执行位切换，以便最小化在数据字的数据型式中的逻辑低的位数。
20.如权利要求18所述的MRAM，其中，数据总线反相器被配置为执行位切换，以便最小化数据字的与先前的数据型式的改变。
21.如权利要求18所述的MRAM，其中，MRAM通过使用数据掩码引脚来指示数据字的反转信息。
22.一种磁性随机存取存储器MRAM，包括: 磁性存储单元，每个磁性存储单元根据磁化方向在至少两个状态之间变化； 数据驱动器，其被配置为通过外部数据总线向/从被称作DQ端的数据输入/输出端发送/接收从磁性存储单元读取或写到磁性存储单元的数据 '及 片上端接电路，其被配置为控制DQ端的端接电阻，以便实现与外部数据总线的阻抗匹配。
23.如权利要求22所述的MRAM，进一步包括: 外部电阻器连接至的校准端，其被称为ZQ端；及 连接至ZQ端的校准电阻器， 其中，片上端接电路被配置为当每个校准电阻器的电阻值与外部电阻器的电阻值相同时，响应于校准码来控制DQ端的端接电阻。
24.如权利要求22所述的MRAM，其中，片上端接电路被配置为响应于从MRAM的外部提供的控制引脚来控制DQ端的端接电阻。
25.如权利要求22所述的MRAM，其中，片上端接电路被配置为响应于从MRAM中的模式寄存器施加的动态端接信息来控制DQ端的端接电阻。
26.一种操作包括磁 性存储单元的磁性随机存取存储器MRAM的方法，其中，每个磁性存储单元根据磁化方向在至少两个状态之间变化，所述方法包括: 提供时钟信号； 根据时钟信号的上升沿和下降沿，输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号； 伴随DQ信号生成数据选通信号；以及 响应于数据选通信号而锁存DQ信号，其中，时钟信号的沿发生在锁存的DQ信号的窗口中心。
27.如权利要求26所述的方法，进一步包括: 通过使用频率是对命令和地址信号采样的时钟信号频率的两倍的差分数据时钟信号来对DQ信号米样。
28.如权利要求26所述的方法，进一步包括: 输入/输出与时钟信号的上升和下降沿同步的命令分组、写数据分组、或读数据分组作为DQ信号。
29.如权利要求26所述的方法，进一步包括: 比较通过一个通道接收的DQ信号的电压电平与参考电压的电压电平的单端信号传输。
30.一种操作包括磁性存储单元的磁性随机存取存储器MRAM的方法，其中，每个磁性存储单元根据磁化方向在至少两个状态之间变化，所述方法包括: 生成其频率是时钟信号频率的两倍的第一内部时钟信号、其相位从第一内部时钟信号的相位延迟90度的第二内部时钟信号、通过反转第一内部时钟信号而获得的第三内部时钟信号、及通过反转第二内部时钟信号而获得的第四内部时钟信号； 根据第一至第四内部时钟信号的上升沿来输入/输出从磁性存储单元读取或写到磁性存储单元的数据作为被称为DQ信号的数据输入/输出信号；以及响应于伴随DQ信号生成的数据选通 信号而锁存DQ信号，其中，第一至第四时钟信号的每个的沿发生在锁存的DQ信号的窗口中心。
【文档编号】G11C11/16GK103544984SQ201310290656
【公开日】2014年1月29日 申请日期:2013年7月11日 优先权日:2012年7月11日
【发明者】金燦景, 车秀镐, 姜东锡, 朴哲佑, 孙东贤, 李润相, 金惠珍 申请人:三星电子株式会社