兼容标准cmos工艺的伪差分结构非易失性存储器的制造方法
【专利摘要】本发明公开了一种兼容标准CMOS工艺的伪差分结构非易失性存储器，解决了不能与标准CMOS工艺兼容问题，采用了差分输出结构，缩小了存储单元结构的面积，包括多个存储单元，每个存储单元包括控制管、第一隧穿管、第二隧穿管、第三隧穿管、第一转换管、第二转换管、第一选择管和第二选择管共8个晶体管，所有的晶体管均为单多晶硅栅结构和相同厚度的栅氧化层，该存储单元与标准CMOS工艺兼容；本发明降低应用成本，减少技术开发周期，稳定性好，读取速度比较快，可靠性高。
【专利说明】兼容标准CMOS工艺的伪差分结构非易失性存储器
【技术领域】
[0001] 本发明属于微电子【技术领域】，涉及半导体集成电路的存储技术，更具体地，是适用 于与标准CMOS工艺兼容的伪差分结构单多晶硅非易失性存储器。
【背景技术】
[0002] 许多的集成电子器件需要一定量的非易失性存储器。通常非易失性的存储器用作 芯片外部的独立存储体或者用作标签芯片中的存储体，主要是在芯片中在没有电源供电的 情况下长时间存储一些控制程序、处理指令或者物品的相关信息等等。
[0003] 目前几种通常使用的非挥发性存储器主要有可擦除可编程只读存储器EPROM、 电可擦除可编程只读存储器EEPR0M和快闪存储器Flash Memory。另外还有铁电存储器 FeRAM、磁性随机存储器MRAM和相变存储器0UM等近年来出现的新型的非易失性存储器，其 研究都已经取得了可喜的进展。但是它们都不能与标准CMOS工艺兼容，通常所需的特殊工 艺会增加更多的加工步骤和掩膜，这就意味着会造成成本的大幅增加，尤其所使用的非易 失性侧存储器的容量不是太大时，比如使用在无源射频识别标签芯片中，成本本身就是一 个很关键的限制因素。
[0004] 为了解决以上的这个问题，也有较多的方案提出了能够与标准工艺兼容的存储单 元结构，避免了附加的步骤和掩膜且在CMOS工艺流程下的芯片的集成更加方便。但是它们 采用的编程、擦除的原理多集中在热电子注入效应和FN(FN，Fowler-Nordheim)隧穿效应。 但是应用热电子注入效应需要有相当高的电流，能耗太大，而FN隧穿效应则会占据相当大 的面积，这些因素都会影响非易失性存储器的推广应用。
【发明内容】
[0005] 本发明的目的是提供一种可以与标准CMOS工艺兼容的单多晶硅栅结构的非易失 性存储单元结构来解决上述已有技术的不足，它的编程和擦除操作均利用FN隧穿效应，但 是它的面积比常规的类似结构要小很多，并且是差分输出结构，同时具有较强的驱动能力， 输出信号的稳定性与存储单元写入的差异性无关。
[0006] 具体的技术方案如下：
[0007] -种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，每个 存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103 ;所述数据存储 模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108 ;控制管 M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接构成的浮栅 107 ;控制管M101的源极108和漏极109与第一 N阱NT1相连接构成第一端口 101，第一隧 穿管M102的源极与第二N阱NT2相连接构成第二端口 102,第二隧穿管M103的漏极111与 第一 P阱PT1连接接地端110,第三隧穿管M108的源极、漏极与第三N阱NT3三端相连构成 第三端口 103 ;第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相连接；
[0008] 所述信号转换模块B102包括第一转换管M104和第二转换管M105,两者的栅极互 连构成第七端口 114,并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极 115与第二转换管M105的源极122连接至第二端口 102 ;所述第二转换管M105的源极122 与阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号 转换模块B102产生的信号；
[0009] 所述开关控制模块B103包括第一选择管M106和第二选择管M107,两者的的栅极 互连构成第四端口 104,第一选择管M106的源极123与第一转换管M104的源极117相连； 第二选择管M107的源极125与第二转换管M105的漏极120相连；第一选择管M106的漏极 105与第二选择管M107的漏极106为存储单元的数据输出端口。
[0010] 其中，所述控制管M101的栅极面积大于第一隧穿管M102、第二隧穿管M103、第三 隧穿管M108的栅极面积。
[0011] 所述控制管M101、第一隧穿管M102、第三隧穿管M108、第二转换管M105、第一选择 管M106和第二选择管M107为PM0S晶体管；第二隧穿管M103、第一转换管M104为NM0S晶 体管，第二隧穿管M103与第一隧穿管M102互连呈类反相器的结构。
[0012] 所述控制管M101驻留在第一 N阱中；第一隧穿管M102、第二转换管M105、第一选 择管M106和第二选择管M107驻留在第二N阱中和第三隧穿管M108驻留在第三N阱中；第 二隧穿管M103和第一转换管M104驻留在第一 P阱中。
[0013] 所述第一 N阱NT1，第二N阱NT2,和第三N阱NT3之间由浅沟槽隔离区域隔离；所 述第一 P阱为目前常用的双阱工艺中采用倒掺杂技术来优化晶体管的电学特性的P阱，一 般需要高能量、大剂量的注入，深入外延层一微米左右，具体的数据大小还可根据相关的工 艺进行调整。
[0014] 所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换 管M104、第二转换管M105、第一选择管M106和第二选择管M107的栅氧化层的厚度均相同。
[0015] 所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换 管M104、第二转换管M105、第一选择管M106和第二选择管M107均为单多晶硅栅结构。
[0016] 所述第一端口 101、第三端口 103和接地端110三端容性耦合的电势，叠加形成浮 栅107上的电势。
[0017] 所述控制管M101和第三隧穿管M108采用的PM0S晶体管为源极、漏极和阱三端互 连构成的M0S电容结构。
[0018] 所述控制管M101和第三隧穿管M108也可采用N阱电容结构或者带有源漏注入的 N阱电容结构。
[0019] 所述的存储单元中的第一端口 101、第二端口 102、第三端口 103和第四端口 104 在进行不同的操作时施加不同的电压组合。在对存储单元进行写入数据时第二端口 102不 需要偏置擦写高电压（高于电源电压），因此本存储单元中第一隧穿管M102、第二隧穿管 M103、第一转换管M104、第二转换管M105都不会承受高压，因此他们的源极和漏极处的PN 结就不会承受很高的反偏电压，避免了高压击穿的弊端，并且也避免了高压导致器件的退 化的缺陷。
[0020] 采用本发明可以获得以下技术效果：
[0021] (1)本发明是基于现有的标准CMOS工艺提出的，因此在芯片的设计应用中不需要 额外添加掩膜和工艺步骤，极大的降低应用成本，并且减少技术开发周期，缩短芯片的上市 时间，极其适用于成本控制比较严格的场合。（2)本发明是一种伪差分输出的结构，它不需 要像普通的差分结构那样具有完全一样的两个存储端，节省了结构中所示的面积最大的一 个控制管，因此，它占用更小的面积，可以实现更高密度的存储单元的集成。（3)本发明结构 的编程和擦除操作均采用FN隧穿效应，避免了采用热电子注入效应导致的功耗过高的缺 点。（4)本发明只使用了一个控制管，因此在较大容量的非易失存储器中由于电压的切换造 成的电荷的浪费会比完全差分结构的存储单元节省一半。（5)本发明在编程和擦除的过程 中避免了在端口 102处偏置高电压，从而不需要考虑第一隧穿管M102、第二隧穿管M103的 耐高压性能，避免了高压对读取路径上的晶体管造成高压应力退化的弊端，同时也避免了 高电压造成静态功耗增加的情况。（6)本发明利用反相器的功能使第七端口 114能够偏置 在电源或者地电压，使第一转换管M104、第二转换管M105在每次读取时能够输出比较稳定 的差分电流信号，所以稳定性好，读取速度也稳定。（7)本发明的存储单元输出差分信号，并 且输出的差分信号的差别非常大，所以单元的读取速度比较快，可靠性高。（8)本发明提出 了一种带有源漏注入的新型N阱电容结构，此结构电容在偏置高压的情况下可以迅速的达 到稳定，有利于提1?擦与速度。
【专利附图】
【附图说明】
[0022] 图1是本发明提出的单个存储单元的结构图；
[0023] 图2是本发明提出的存储单元的横截面结构图；
[0024] 图3是控制管M101、第三隧穿管M108为M0S电容结构的器件截面示意图和俯视示 意图；
[0025] 图4是控制管M101、第三隧穿管M108为N阱电容结构的器件截面示意图和俯视示 意图；
[0026] 图5是控制管M101、第三隧穿管M108为带有源漏注入的N阱电容结构的器件截面 不意图和俯视不意图；
[0027] 图6是本发明提出的整体结构示意图。
【具体实施方式】
[0028] 下面，结合附图和【具体实施方式】，对本发明作进一步说明。
[0029] 参照图6,本发明由完全相同的存储单元组成，本实例的存储单元为16个，即存储 器容量为16比特，但是并不限于16比特，实际的存储容量可以根据需求增加，并且可以利 用块存储阵列来增加存储容量。从图6中可以看出，每一行中，所有存储单元的第一端口 101互相连接在一起；所有的第四端口 104连接在一起；每一列中，所有的第二端口 102连 接在一起；所有的第三端口 103连接在一起，这样就构成了整个存储器的结构。
[0030] 参照图1，每个存储单元包括三个小模块：数据存储模块B101、信号转换模块 B102、开关控制模块B103。每个存储单元包括控制管、第一隧穿管、第二隧穿管、第三隧穿 管、第一转换管、第二转换管、第一选择管和第二选择管共8个晶体管，所有的晶体管均为 单多晶硅栅结构和相同厚度的栅氧化层，因此该存储单元与标准CMOS工艺兼容。
[0031] 数据存储模块B101是整个存储单元的核心，负责存储数据。数据存储模块B101包 括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108,四个器件的栅极互相 连接构成对外封闭的浮栅107 ;控制管M101的源极108和漏极109与第一 N阱NT1相连接 构成第一端口 101，第一隧穿管M102的源极与第二N阱NT2相连接构成第二端口 102,第二 隧穿管M103的漏极111与第一 P阱PT1连接接地端110,第三隧穿管M108的源极、漏极与 第三N阱NT3三端相连构成第三端口 103。在写入数据时，第一端口 101、第三端口 103和 接地端110由电容的耦合作用，将耦合之后的电势叠加形成浮栅107上的电势，根据浮栅上 的电势与隧穿管端的电势差建立起来的强电场实现电子隧穿效应，改变浮栅上的电荷数量 从而达到改变存储信息的功能。因此，第一隧穿管和第二隧穿管在读取状态下也充当读取 管，第二端口 102也称为读取端口。
[0032] 信号转换模块B102包括第一转换管M104和第二转换管M105,两者的栅极互连构 成第七端口 114,并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115 与第二转换管M105的源极122连接至第二端口 102 ;所述第二转换管M105的源极122与 阱121相连；第一转换管M104的源极和第二转换管M105的漏极120用于输出信号转换模 块B102产生的信号；
[0033] 开关控制模块B103包括第一选择管M106和第二选择管M107,两者的的栅极互连 构成第四端口 104,第一选择管M106的源极123与第一转换管M104的源极117相连；第二 选择管M107的源极125与第二转换管M105的漏极120相连；第一选择管M106的漏极105 与第二选择管M107的漏极106为存储单元的数据输出端口。
[0034] 信号转换模块B102和开关控制模块B103是在读取存储单元中信息的状态时工作 的。
[0035] 在读取状态时，信号转换模块B102将数据存储模块B101输出的单端电压信号转 换成双端输出的伪差分电流信号。本模块由第一转换管M104和第二转换管M105栅极互连 为第七端口 114,然后与数据存储模块B101的输出端由113与112连接处相连；第一转换 管M104的漏极115与第二转换管M105的源极122连接至102端口；第一转换管M104与第 二隧穿管M103在共同的第一 P阱PT1中；第二转换管M105的阱121与源极122相连；信 号转换模块B102的产生的信号由第一转换管M104的源极117和第二转换管M105的漏极 120两个端口输出。
[0036] 在读取状态下开关控制模块B103中的第一选择管M106、第二选择管M107的栅极 由第四端口 104控制，决定由信号转换模块B102产生的信号是否传送到位线BL0和BL1上， 即是否读取该存储单元的数据。开关控制模块B103由共同做在第二N阱中的第一选择管 M106和第二选择管M107构成；第一选择管M106与第二选择管M107的栅极互连构成第四端 口 104 ;第一选择管M106的源极123与第一转换管M104的源极117相连；第二选择管M107 的源极125与第二转换管M105的漏极120相连；第一选择管M106的漏极105与第二选择 管M107的漏极106为开关控制模块B103的输出端口，也作为存储单元的数据输出端口。
[0037] 控制管M101、第一隧穿管M102、第三隧穿管M108为PM0S晶体管，第二隧穿管M103 为NM0S晶体管，第二隧穿管M103与第一隧穿管M102互连呈类反相器的结构。
[0038] 本发明的存储单元横截面结构图如图2所示。从图2中可以看到，控制管M101 作在第一 N阱NT1中；第一隧穿管M102、第二转换管M105、第一选择管M106和第二选择管 M107作在第二N阱NT2中；第三隧穿管M108作在第三N阱NT3中；第二隧穿管M103与第一 转换管M104作在第一 P阱PT1中。在擦除和编程的过程中需要偏置高电压，在本发明中， 这种高电压只偏置在控制管M101和第三隧穿管M108的两个晶体管的第一端口 101、第三端 口 103上，而第二端口 102的最高偏置电压为读取状态时的电源电压，阱与衬底的击穿电压 比源漏端的PN结击穿电压高的多，因此本结构的可靠性高，不容易被高压击穿。从图2中 还可以看出控制管的栅极面积要比所有的隧穿晶体管的面积大许多，这样可以增大第一端 口 101对浮栅电势的耦合系数，大大降低将编程和擦除时所需要的高压。各个晶体管具体 的尺寸比例根据应用的工艺的不同设计者合理调整。
[0039] 所述的数据存储模块B101中浮栅107为N型杂质掺杂。
[0040] 所述的数据存储模块B101中的控制管M101、第三隧穿管M108均可以有三种类 型：
[0041] 类型一：如图3所示为标准的PM0S晶体管的源极、漏极和阱接触三端互连构成的 M0S电容结构，图中源极、漏极和阱接触连接成端口 A，栅极作为另外一个端口 B，这种结构 需要单独的做出阱接触并需要相应的接触孔和金属连线；类型二：如图4所示的N阱电容 结构，图中N阱接触作为端口 C，栅极作为另外一个端口 D，这种结构可以免去类型一中的接 触孔和金属连线，占用的面积更小；类型三：如图5所示的带有源漏注入的N阱电容结构， 图中N阱接触作为端口 F，栅极作为另外一个端口 E，这种结构由于在多晶硅栅极周围设有 源漏注入，所以在硅衬底中具有足够的电子和空穴供栅氧层电容使用，可以在偏置电压的 情况下迅速形成稳定状态，从而能够提高擦写速度。
[0042] 存储单元的导电互连部件为金属材料。
[0043] 表1中列出了本发明所述的存储单元在写"0"、写"1"和读取操作时各个端口偏置 的电压情况。其中第一端口 101为控制端口，第二端口 102为读取端口，第三端口 103为隧 穿端口，第四端口 104为选择端口，VDD为电路工作的电源电压，其大小由设计者在设计芯片 是根据所采用的工艺库要求选择，本实施例中的电源电压V DD = 1. 5V，VeND为电路工作的地 电压〇V，VPE为擦除和编程时需要的高于V DD的高电压，本实施例中采用的VPE = 10V。本发 明中规定：电子隧穿进入浮栅代表写入数据" 1"，电子隧穿离开浮栅代表写入数据"0"。 [0044] 表1存储单元操作电压
[0045]
【权利要求】
1. 一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，其特征 在于：每个存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103 ;所 述数据存储模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管 M108 ;控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接 构成的浮栅107 ;控制管M101的源极108和漏极109与第一 N阱NT1相连接构成第一端口 101，第一隧穿管M102的源极与其第二N阱NT2相连接构成第二端口 102,第二隧穿管M103 的漏极111与第一 P阱PT1连接接地端110,第三隧穿管M108的源极、漏极、第三N阱NT3 三端相连构成第三端口 103 ;第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相 连接； 所述信号转换模块B102包括第一转换管M104和第二转换管M105,两者的栅极互连构 成第七端口 114,并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115 与第二转换管M105的源极122连接至第二端口 102 ;所述第二转换管M105的源极122与 阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号转 换模块B102产生的信号； 所述开关控制模块B103包括第一选择管M106和第二选择管M107,两者的栅极互连构 成第四端口 104,第一选择管M106的源极123与第一转换管M104的源极117相连；第二选 择管M107的源极125与第二转换管的漏极120相连；第一选择管M106的漏极105与第一 选择管M107的漏极106为存储单元的数据输出端口。
2. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101的栅极面积大于第一隧穿管M102、第二隧穿管M103、第三隧穿管M108 的栅极面积。
3. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101、第一隧穿管M102、第三隧穿管M108为PM0S晶体管，第二隧穿管M103 为NM0S晶体管，第二隧穿管M103与第一隧穿管M102互连呈类反相器的结构。
4. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101驻留在第一 N阱NT1中；第一隧穿管M102、第二转换管M105、第一选 择管M106和第二选择管M107驻留在第二N阱NT2中和第三隧穿管M108驻留在第三N阱 NT3中；第二隧穿管M103和第一转换管M104驻留在第一 P阱PT1中。
5. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管 M104、第二转换管M105、第一选择管M106和第二选择管M107的栅氧化层的厚度均相同。
6. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管 M104、第二转换管M105、第一选择管M106和第二选择管M107均为单多晶硅栅结构。
7. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述第一端口 101、第三端口 103和接地端110三端容性耦合的电势，叠加形成浮栅107 上的电势。
8. 如权利要求3所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101和第三隧穿管M108采用的PM0S晶体管为源极、漏极和阱三端互连构 成的MOS电容结构。
9. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述控制管M101和第三隧穿管M108采用带有源漏注入的N阱电容结构。
10. 如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在 于：所述的存储单元中的第一端口 101、第二端口 102、第三端口 103和第四端口 104,在进 行不同的操作时施加不同的电压组合。
【文档编号】G11C16/26GK104157308SQ201410348957
【公开日】2014年11月19日 申请日期:2014年7月22日 优先权日:2014年7月22日
【发明者】李文晓, 李建成, 李聪, 尚靖, 王震, 吴建飞, 王宏义, 谷晓忱, 李 浩 申请人:中国人民解放军国防科学技术大学, 湖南晟芯源微电子科技有限公司