一种新型灵敏放大器设计的制作方法

本发明涉及集成电路技术领域，更具体的说，本发明涉及集成电路中用于将反熔丝OTP存储器中的数据快速稳定读出的灵敏放大器设计技术。

技术背景

灵敏放大器是存储器的核心组成部分，它的作用是将位线上的微弱信号转化为满足要求的输出信号。灵敏放大器的性能极大地关系到半导体存储器的整体性能。现有技术中的灵敏放大器如图1所示，由四管MOS构成灵敏放大单元。如果BL和BLN信号分别为弱高和弱低，通过反相器的正反馈可以把BL和BLN拉到强高和强低。反相器在过渡区有较大增益，因此输出差分信号得以放大。该结构功耗较大，读出时间缓慢。

本发明目的在于提供一种用于OTP存储器的新型灵敏放大器电路，该设计能将编程后反熔丝成功读出为导通状态，而对未编程的反熔丝读出为关断状态，并对灵敏放大器的速度、精度做出改进。

技术实现要素：

本发明提出了一种应用于OTP存储器的灵敏放大器电路。这种电路以锁存结构为基础，结合预充电和放电时序控制机制，能将编程后阻抗状态并不一致的反熔丝成功读出为导通状态，通过对电路中两个放电开关器件的开启时间差的控制能调节可检测电阻阻值范围并对灵敏放大器的速度、精度做出改进。仿真结果表明，可检测电阻的最大阻值与时间差呈线性关系，通过调节器件的大小或选择器件类型能确保放大器正常工作并改善其性能。该设计的主要内容为：

(1)电路包含了锁存型失调灵敏放大结构，三个预充电器件，一个连接反熔丝结构的放电器件，电路工作时首先进入预充电状态。

(2)所述的锁存型失调灵敏放大结构电路包括：NMOS管N1，N2，N3，PMOS管P1，P2。N1和P1，N2和P2分别按反相器接法连接，N1和P1共栅极连接到N2的漏极，并且连接到输出的位线；P2和N2共栅极连接并连接到N1的漏极，构成锁存结构。N1和N2共源极连接并连接到N3的漏极。N3作为放电控制电路的一部分控制锁存结构的放电与否。

(3)所述的三个预充电器件为PMOS管：P3、P4、P5。三个PMOS管的栅极都接到预充电控制信号FPRE，三个管子的源极都连接到电源。电路工作时首先进入预充电状态。此时FPRE为低电平，打开P3、P4、P5，将FT、FC和COM三个节点同时充电到VDD电平。

(4)所述的一个连接反熔丝结构的器件为一个PMOS管：P6。P6的栅极连接控制信号FSET。放电开始后，FSET将P6开启，经一定时长的延迟后FSET_dly信号将N3打开，继而引发N1、N2的开启，以提供FT和FC的放电通路。

本发明针对反熔丝OTP存储器中的灵敏放大器，以锁存型失调灵敏放大器为基础，结合预充电和放电控制机构，可以将编程后高阻抗并且阻抗状态不一致的反熔丝成功检测为短接状态，并具有可调的可检测电阻范围。通过预充电电路对位线和非位线进行充电，提升位线的驱动，从而提高读出速率。放电控制电路在放大器不工作的时候关断，从而降低功耗。

附图说明

图1为现有的灵敏放大器结构示意图；

图2为本发明提供的灵敏放大器结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作详细说明。

现有技术中的灵敏放大器如图1所示，由四管MOS构成灵敏放大单元。如果BL和BLN信号分别为弱高和弱低，通过反相器的正反馈可以把BL和BLN拉到强高和强低。反相器在过渡区有较大增益，因此输出差分信号得以放大。该结构功耗较大，读出时间缓慢。

本发明的灵敏放大器结构如图2所示，电路包含了锁存型失调灵敏放大结构P1、P2、N1、N2、N3，三个预充电器件P3、P4、P5，一个连接反熔丝结构的器件P6。其中失调锁存型灵敏放大结构经过特殊设计，在保持N1、N2、P1、P2四个器件沟道长度相同的情况下，对其沟道长度的要求为W(N1)＜W(N2)，W(P2)＜W(P1)，也就是说使得N1弱于N2，P2弱于P1，这也是为何称之为“失调”锁存灵敏放大结构。

电路工作时首先进入预充电状态。此时FPRE为低电平，打开P3、P4、P5，并一同将FT、FC和COM三个节点充电到VDD电平。节点COM连接反熔丝单元，因此在充电过程中需要将反熔丝单元所带来的寄生电容充满。由于灵敏放大器的速度要求也是实际应用中必不可少的，因此需要在负载单元数量和速度之间作出折衷。预充电结束后，FPRE转为高电平。

放电开始后，FSET将P6开启，经一定时长的延迟后FSET_dly信号将N3打开，继而引发N1、N2的开启，以提供FT和FC的放电通路。放电到一定程度后，FT和FC之间的压差决定了锁存器向哪种稳定态转移，最终指示反熔丝的导电状态。下面从反熔丝单元未被编程和被编程两种情况入手对工作原理进行详细说明。

在反熔丝未被编程的情况下，P6以及所接反熔丝单元不能为节点FT提供放电通路，所以FT只能通过N1、N3泄放。同时FC通过N2、N3泄放电荷。由于器件N1弱于N2，节点FC的放电过程必会强于FT，电压下降得更迅速。当节点FC下降到可以使得P1管导通时，FT便随即上升到VDD电平。这样，锁存结构最终将节点FT置于高电平，FC为低电平，经过反相器后FCOUT呈现高电平。

当反熔丝被编程后，则控制信号FSET和FSET_dly之间的延迟便至关重要。由于反熔丝被编程，FT节点可以通过P6、反熔丝这条通路对地放电。当FT点电压比FC低一定的电压时锁存器将节点FT置低而将FC置高，即认为反熔丝编程成功。对于确定的反熔丝阻抗，延迟时间越长，FT和FC两节点压差越大，从而使得锁存器检测越轻松准确；对于确定的压差，延迟时间越长，能被检测为导通状态的反熔丝的最大阻抗越大，即可检测电阻范围越宽。由于检测电阻范围可调，这种读出机制就可以适应不同制造工艺下的反熔丝单元的读出要求。反熔丝编程后的阻抗一致性越好，对灵敏放大器的可检测电阻范围要求越弱，所需延迟越小，放大器速度越快。对于需要将烧录后呈大电阻的反熔丝读出为连通状态的情况，加大两信号的延迟便可以满足要求。

N3器件控制SET节点的放电过程，N3尺寸越大节点放电越快。对于被编程的反熔丝来说，SET逐渐放电的过程中N1管比N2管先开启，为FT提供另一条放电通路。如果节点FT和SET放电速度相当，就会使N2管在整个读取过程中始终关断，节点FC始终保持在VDD电平。另一情况是若节点SET放电过快(快于节点FT)，则N2管也将开启使得FC放电，导致FT、FC节点形成压差更为困难。N3器件需要精确设置以控制SET点的放电速度。

P6管控制反熔丝通路上的放电过程。在一些论作中，此处采用的为N型器件，然而在灵敏放大器同时控制大量反熔丝单元读取的情况下用P型器件比N型更有利。若采用N管 控制(假设为N4)，则FSET信号跳为高电平时打开N4，在这个过程的起初阶段，由于节点FT和COM都被充为VDD电平，N4管不会随即打开而是需要等待COM对地放电到电压比栅压低一个阈值电压后才会开启。大量并联的反熔丝会带来较大的位线电容，这些电容包括存储单元本身的栅极电容以及与反熔丝单元相接的控制管的结电容等。假若控制管的尺寸大到一定程度，其影响便不可忽略甚至大于反熔丝单元本身。

通过测量放电电流大约为100μA，平均每个反熔丝单元对COM点带来的电容C_ave为10fF(包括反熔丝本身的电容和控制管的结电容)，当放大器同时连接256个反熔丝时，电压下降一个阈值电压计算所需的时间为25.6ns，这在灵敏放大器正常工作时是不能容忍的。而运用P型器件则不会出现此类问题。FSET信号转为高电平后P6随即充分打开，立即为FT提供了到地的放电通路。