存储器装置的制作方法

本发明是有关于一种存储器装置，且特别是有关于一种与非门闪存装置。

背景技术：

随着与非门闪存(nandflash)的晶体管越来越多，晶体管的尺寸越做越小，连结晶体管的线路也越来越密，字线间距微缩，单位晶胞(unitcell)的浮动栅极(floatinggate)之间的空间也被压缩，使得相邻晶胞会互相干扰而造成阈值电压(thresholdvoltage，vth)飘移，此干扰将造成阈值电压分布的宽度增加。

当存储器的线宽缩小到2x纳米时，位线(bitline，bl)直接干扰的影响愈显重要，尤其是在位线方向上浮动栅极至相邻通道的干扰会造成读取窗(readwindow)的限缩。因此，过于紧密的阈值电压分布是目前制作三阶存储单元(triple-levelcell，tlc)等多阶存储单元(multi-levelcell，mlc)技术的最大挑战之一。

举例来说，图1是已知与非门闪存的位线与字线的布局示意图。请参照图1，已知的与非门闪存中的位线与字线是采用正交的方式配置，如位线bl1和bl2分别与字线wl1正交。存储单元12和14则分别位于位线bl1与字线wl1的交叉点处以及位线bl2与字线wl1的交叉点处，并分别与位线bl1和bl2以及字线wl1电性连接，其中存储单元12和14之间会形成一寄生的耦合电容c1。

细部来看，图2是图1中区域10的布局剖面图，其中分别绘示出位线wl1的控制栅极层cg1、存储单元12和14对应的浮动栅极fg1和fg2、位线bl1和bl2与绝缘层il1。其中，由于浮动栅极fg1和fg2相近，其间即会形成寄生的位线耦合(bitlinecoupling，blcoupling)电容c1，而此电容c1也是造成位线直接干扰(bldirectinterference)的主要原因。

技术实现要素：

本发明提供一种存储器装置，通过倾斜配置的字线与位线，可减少相邻存储单元间的耦合电容，避免相邻存储单元互相干扰。

本发明的存储器装置包括多条字线、多条位线及存储单元阵列。其中所述多条位线分别与所述多条字线交叉，且与这些字线之间的夹角不等于直角。存储单元阵列包括分别配置于字线与位线的交叉点处的多个存储单元，其中每一列的存储单元与其中一条字线电性连接，而每一行的存储单元则与其中一条位线电性连接。

在本发明的一实施例中，上述存储单元中的相邻两个存储单元的浮动栅极区域在位线方向上的重叠宽度小于该浮动栅极区域在位线方向上的宽度。

在本发明的一实施例中，上述存储器阵列中的每一个存储单元包括晶体管，其具有浮动栅极、第一端子及第二端子。其中，每一列存储单元的晶体管的浮动栅极与其中一条字线电性连接，而每一行存储单元的晶体管的第一端子与其中一条位线电性连接。

在本发明的一实施例中，上述的存储器装置更包括行译码器及列译码器。其中，行译码器电性连接所述位线，以驱动这些位线；列译码器电性连接所述字线，以驱动这些字线。

在本发明的一实施例中，上述的行译码器与列译码器其中之一与所述字线或多条位线平行配置，且行译码器与列译码器之间为垂直配置。

在本发明的一实施例中，上述的行译码器与列译码器分别与所述字线与位线平行配置，且行译码器与列译码器之间具有上述的夹角。

在本发明的一实施例中，上述的字线或位线是以锯齿状(zigzag)方式配置，且这些字线或位线的多个转折处具有一转折角。

在本发明的一实施例中，上述的转折处位于字线与位线的交叉点处。

在本发明的一实施例中，上述的转折角的数值范围为30度至150度。

在本发明的一实施例中，上述位线与字线的夹角的数值范围为15度至75度。

在本发明的一实施例中，上述的存储单元包括单阶存储单元(singlelevelcell，slc)、多阶存储单元(multi-levelcell，mlc)、三阶存储单 元(triple-levelcell，tlc)或四阶存储单元(quadruplelevelcell，qlc)。

本发明的存储器装置包括多条字线及多条位线。其中，多条字线在第一方向上彼此平行，多条位线则在第二方向上彼此平行。所述多条字线与所述多条位线交叉，且由上述第一方向与第二方向所定义的角度不等于90度

基于上述，本发明的存储器装置通过将字线与位线倾斜配置，将相邻存储单元的浮动栅极区域在位线方向上错开而不完全正对，使得相邻存储单元浮动栅极区域之间的重叠宽度减少，因此能够减少其间形成的耦合电容，从而避免或减轻位线间的干扰。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是已知与非门闪存的位线与字线的布局示意图。

图2是图1中区域10的布局剖面图。

图3是依照本发明一实施例所绘示的存储器装置的布局示意图。

图4是图3中区域30的布局剖面图。

图5是依照本发明一实施例所绘示的存储器装置的布局示意图。

图6是依照本发明一实施例所绘示的存储器装置的布局示意图。

图7是依照本发明一实施例所绘示的存储器装置的布局示意图。

图8是图7中区域70的放大图。

【符号说明】

10：电子装置

12、14、32、34：存储单元

344：源极

346：漏极

56、66、76：行译码器

58、68、78：列译码器

bl1、bl2、bl3、bl4、bl5、bl6、bl7、bl8、52、62、72：位线

c1、c2、c3：耦合电容

cg1、cg2：控制栅极层

fg1、fg2、fg3、fg4、342：浮动栅极

il1、il2：绝缘层

wl1、wl2、wl3、54、64、74：字线

具体实施方式

本发明是将与非门闪存中原本采垂直配置的字线和位线改为倾斜配置，使得将位线方向上相邻的两个存储单元的浮动栅极区域错开。藉此，相邻存储单元的浮动栅极区域之间的重叠宽度将可减少，其间所形成的耦合电容也将减小，从而达到减少位线间干扰(bltoblinterference)的目的。

图3是依照本发明一实施例所绘示的存储器装置的布局示意图。本实施例的存储器装置包括在第一方向上彼此平行的多条字线(例如图3中的字线wl2)及在第二方向上彼此平行的多条位线(例如图3中的位线bl3、bl4、bl5)，这些位线是分别与字线交叉，且与字线之间的夹角不等于直角。也就是说，由上述第一方向与第二方向所定义的角度不等于90度。在一实施例中，存储器装置还包括存储单元阵列，其中包括分别配置于上述字线与多条位线的交叉点处的多个存储单元(例如配置于字线wl2与位线bl3的交叉点处的存储单元32，以及配置于字线wl2与位线bl4的交叉点处的存储单元34)。每一列的存储单元会与其中一条字线电性连接，而每一行的存储单元则会与其中一条位线电性连接。其中，上述的存储单元包括单阶存储单元(singlelevelcell，slc)、多阶存储单元(multi-levelcell，mlc)、三阶存储单元(triple-levelcell，tlc)或四阶存储单元(quadruplelevelcell，qlc)，但不限于此。

需说明的是，上述的每一个存储单元均包括一个晶体管，其例如具有栅极、源极和漏极。其中，每一列存储单元的晶体管的栅极与上述的其中一条字线电性连接，而每一行存储单元的晶体管的源极和漏极则与上述的其中一条位线电性连接。

例如，图3的存储单元32、34是位于同一列，而同与字线wl2电性连接。此外，就存储单元34而言，其浮动栅极342是位于字线wl2的控 制栅极(未绘示)下方，而其源极344和漏极346则跨接于字线wl2两侧，而分别与位于同一条位线wl2上的相邻存储单元的漏极和源极电性连接。此外，相邻存储单元32、34的浮动栅极之间会形成寄生的位线耦合(bitlinecoupling，blcoupling)电容c2。

需说明的是，上述的夹角(以字线与位线之间所夹的锐角为例)若小于15度，则相邻存储单元的浮动栅极区域之间的重叠宽度仍大，因此改善的效果较不显著；而若大于75度，则会造成存储单元阵列在字线方向或位线方向上的长度过长，占据了较大的芯片空间，因此会牺牲芯片的尺寸大小。因此，上述夹角的数值范围较佳是在15度至75度之间，但不限于此。

图4是图3中区域30的布局剖面图，其中分别绘示出位线wl2的控制栅极层cg2、存储单元32和34对应的浮动栅极fg3和fg4、位线bl3和bl4与绝缘层il2。其中，浮动栅极fg3和fg4之间会形成寄生的位线耦合电容c2。而由于控制栅极层cg2与位线bl3和bl4之间具有一不等于直角的夹角，因此拉长浮动栅极fg3和fg4之间的距离，也使得浮动栅极fg3和fg4所涵盖区域在位线wl2方向(同控制栅极层cg2方向)上的重叠宽度减少，而小于浮动栅极fg3和fg4所涵盖区域个别在位线wl2方向上的宽度。简言之，若采用已知位线与字线垂直架构的存储器架构，其相邻存储单元的浮动栅极区域的重叠宽度即等于浮动栅极区域个别的宽度，而若采用本实施例存储器装置架构，则会减少上述浮动栅极区域的重叠宽度，因此所产生的电容c2也会比已知存储器架构所产生的电容(例如图2中的电容c1)来得小，从而达到减少位线间干扰的目的。

需说明的是，除了存储单元阵列之外，存储器装置还包括用以驱动位线和字线的译码器，其系配置于存储单元阵列的两侧，而分别与所有的位线和字线电性连接，从而驱动位线和字线程序化其所连接存储单元中的晶体管以储存数据。而由于本实施例是采用位线和字线倾斜配置的架构，因此行译码器与列译码器的配置方式也会有所变化，以下则举实施例详细说明。

在一实施例中，行译码器与列译码器分别与字线与位线平行配置，且 行译码器与列译码器之间具有夹角，此夹角例如等同于字线与位线之间的夹角。举例来说，图5是依照本发明一实施例所绘示的存储器装置的布局示意图。本实施例的存储器装置包括多条位线52及多条字线54，这些位线52系分别与字线54交叉，且与字线54之间的夹角不等于直角。存储器装置的存储单元阵列的多个存储单元则分别配置于上述位线52与字线54的交叉点处。需说明的是，在本实施例中，行译码器56是与字线54平行配置，而列译码器58则会与位线52平行配置，且行译码器56与列译码器58之间具有一个夹角，此夹角等同于位线52与字线54之间的夹角。采用此设计可将行译码器56、列译码器58与位线52与字线54紧密配置，使得不同位线52之间有相同的位线电容(bitlinecapacitance)。

在一实施例中，行译码器与列译码器其中之一与字线或位线平行配置，且行译码器与列译码器之间为垂直配置。举例来说，图6是依照本发明一实施例所绘示的存储器装置的布局示意图。本实施例的存储器装置包括多条位线62及多条字线64，这些位线62系分别与字线64交叉，且与字线64之间的夹角不等于直角。存储器装置的存储单元阵列的多个存储单元则分别配置于上述位线62与字线64的交叉点处。需说明的是，在本实施例中，行译码器66与列译码器68中只有列译码器68是位线62平行配置，行译码器66与列译码器68之间则是垂直配置，而不平行于字线64。采用此设计可简化行译码器66与列译码器68的配置，但会牺牲存储单元阵列与行译码器66之间所空下的配置空间。

在一实施例中，存储器装置的字线或位线是以锯齿状(zigzag)方式配置，且这些字线或位线的多个转折处具有一个转折角。举例来说，图7是依照本发明一实施例所绘示的存储器装置的布局示意图。本实施例的存储器装置包括多条位线72及多条字线74，这些位线72系分别与字线74交叉，且与字线74之间的夹角不等于直角。特别是，本实施例的字线74是以锯齿状的方式配置，且这些字线74的多个转折处具有一个转折角θ。此转折角θ的数值范围例如为30度至150度，但不限于此。

需说明的是，为了让相邻存储单元之间的浮动栅极区域的重叠宽度达到最小化，当存储器装置的字线或位线是采用上述的锯齿状方式配置时，较佳是将位于字线或位线的转折处配置于字线与位线的交叉点处，使得位 于转折处的存储单元的浮动栅极区域与其相邻存储单元的浮动栅极区域之间的重叠宽度也能够减少，藉此达到减少位线间干扰的目的。

举例来说，图8是图7中区域70的放大图。请参照图8，区域70中包括多条位线与字线，例如位线bl6、bl7、bl8以及字线wl3。其中，字线wl3是采用以锯齿状的方式配置，而其转折处是配置于字线wl3与位线bl7的交叉点处，使得位于此交叉点处的存储单元82与其相邻存储单元84的浮动栅极区域之间的重叠宽度可以减少，使得其间所形成的耦合电容c3也减小，从而达到减少位线间干扰的目的。

综上所述，本发明的存储器装置系将字线与位线倾斜配置，使得相邻存储单元的浮动栅极区域在位线方向上错开而不完全正对，从而减少相邻存储单元浮动栅极区域之间的重叠宽度，因此能够减少其间形成的耦合电容，达到减少位线间干扰的目的。此外，本发明更针对位线和字线倾斜配置的架构，改变行译码器与列译码器的配置方式，以及将位线和字线以锯齿状的方式配置，且将其转折处配置于位线和字线的交叉点处。藉此，本发明可针对不同需求提供多样化的配置方式，且均能达到减少位线间干扰的目的。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。