存储器系统和存储器系统的操作方法与流程

本申请要求于2015年11月17日提交到韩国知识产权局的申请号为10-2015-0161074的韩国专利申请的优先权，其公开内容通过引用方式整体并入本文。

技术领域

本发明的示例性实施例总体涉及一种存储器系统，且更特别地，涉及一种用于处理存储器装置上的数据的存储器系统以及存储器系统的操作方法。

背景技术：

计算机环境范例已经转变为能够在任何地方和任何时间使用的普适计算系统。因此，诸如移动电话、数字相机和笔记本计算机的便携式电子装置的使用已迅速地增长。这些便携式电子装置一般使用用于存储数据的存储器系统，即数据存储装置。存储器系统可包括也被简单称作存储器装置的一个或多个半导体存储器装置。存储器系统可被用作便携式电子装置的主要或辅助存储器装置。

由于使用存储器装置的存储器系统没有活动部件，所以它们提供优良的稳定性、耐久性、高的信息存取速度和低功消。具有这些优势的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡和固态驱动器(SSD)。

技术实现要素：

各种实施例涉及一种存储器系统及其操作方法，用于通过使包含在存储器系统中的一个或多个存储器装置的复杂性最小化而更迅速和/或更稳定地处理数据。存储器系统和操作方法可减小对包含在其中的一个或多个存储器装置的每一个的操作负载，并可使其使用效率最大化。从下面的描述中，本公开内容的其它实施例和/或其变型对于本领域技术人员而言将变得显而易见。

在实施例中，存储器系统可包括:存储器装置，其包括每个都包括适于存储数据的多个存储块的多个平面(plane)和对应于平面的多个页面缓冲器；和控制器，其包括存储器，所述控制器适于通过参照对应于读取命令的第一数据的元数据对平面中存储第一数据的第一平面的存储块执行读取操作，并将第一数据提供至主机；其中元数据被存储在存储器或页面缓冲器中。

控制器可从第一平面的存储块中读取第一数据，并可通过页面缓冲器中对应于第一平面的第一页面缓冲器将第一数据提供至主机。

第一页面缓冲器可包括：适于存储从第一平面的存储块中读取的第一数据的第一子缓冲器；适于为主机提供存储在第一子缓冲器中的第一数据的第二子缓冲器；适于存储在第一子缓冲器中存储的第一数据的元数据的第三子缓冲器；和适于存储在第一子缓冲器中存储的第一数据的副本的第四子缓冲器。

当在存储器中未发现元数据时，控制器可在第三子缓冲器中搜索元数据，并可将存储在第三子缓冲器中的元数据加载到存储器上。

当在存储器和第一页面缓冲器中都未发现元数据时，控制器可将存储在第一平面的存储块中的元数据存储在第一子缓冲器中，并可将存储在第一子缓冲器中的元数据加载到存储器上。

当控制器未能为主机提供第一数据或者提供了用于第一数据的另一个读取命令时，控制器可为主机提供存储在第四子缓冲器中的第一数据的副本。

当控制器未能为主机提供第一数据或者提供了用于第一数据的另一个读取命令时，控制器可将存储在第三子缓冲器内的元数据加载到存储器上、识别加载的元数据并可再次执行读取操作。

元数据可包括第一数据的映射数据的映射片段，并且根据存储在存储器和页面缓冲器之一中的映射片段的映射列表，控制器可在存储器和页面缓冲器之一中搜索元数据。

控制器可为第一平面提供存储在存储器内的启动命令(boost command)中的对应于第一平面的第一启动命令，并可执行读取操作。

控制器：可根据第一启动命令将存储在页面缓冲器中对应于第一平面的第一页面缓冲器中的元数据加载到存储器上；以及可通过第一页面缓冲器为主机提供存储在第一平面的存储块中的第一数据，并在读取操作期间将第一数据和元数据存储在第一页面缓冲器中。

在实施例中，包含存储器装置和控制器的存储器系统的操作方法可包括：接收用于存储在存储器装置内的多个平面中的第一平面内的第一数据的读取命令，其中每个平面包含多个存储块；通过参照第一数据的元数据，对存储第一数据的第一平面的存储块执行读取操作；以及将第一数据提供至主机，其中元数据可被存储在控制器的存储器中或者分别对应于平面的存储器装置的多个页面缓冲器中。

执行读取操作可包括：从第一平面的存储块中读取第一数据；以及通过页面缓冲器中对应于第一平面的第一页面缓冲器，将第一数据提供至主机。

第一页面缓冲器包括：适于存储从第一平面的存储块中读取的第一数据的第一子缓冲器；适于为主机提供存储在第一子缓冲器中的第一数据的第二子缓冲器；适于存储在第一子缓冲器中存储的第一数据的元数据的第三子缓冲器；和适于存储在第一子缓冲器中存储的第一数据的副本的第四子缓冲器。

当在存储器中未发现元数据时，执行读取操作可包括：在第三子缓冲器中搜索元数据；和将存储在第三子缓冲器中的元数据加载到存储器上。

当在存储器和第一页面缓冲器中都未发现元数据时，执行读取操作可包括：将存储在第一平面的存储块中的元数据存储在第一子缓冲器中；和将存储在第一子缓冲器中的元数据加载到存储器上。

当未能提供第一数据或者提供了用于第一数据的另一个读取命令时，存储器系统的操作方法可进一步包括为主机提供存储在第四子缓冲器中的第一数据的副本。

当未能提供第一数据或者提供了用于第一数据的另一个读取命令时，存储器系统的操作方法可进一步包括：将存储在第三子缓冲器内的元数据加载到存储器上；识别所加载的元数据；通过参照第一数据的元数据，对存储第一数据的第一平面的存储块再次执行读取操作；以及将第一数据提供至主机。

元数据可包括第一数据的映射数据的映射片段；并且参照第一数据的元数据可包括根据存储在存储器和页面缓冲器之一中的映射片段的映射列表，搜索存储器和页面缓冲器之一中的元数据。

执行读取操作可包括：为第一平面提供存储在存储器内的启动命令中对应于第一平面的第一启动命令；和对第一平面的存储块执行读取操作。

执行读取操作可进一步包括：根据第一启动命令，将存储在页面缓冲器中对应于第一平面的第一页面缓冲器中的元数据加载到存储器上；和将第一数据和元数据存储在第一页面缓冲器中，且其中第一数据的提供通过第一页面缓冲器利用存储在第一平面的存储块中的第一数据来执行。

附图说明

图1为示出根据本发明的实施例的包括存储器系统的数据处理系统的简图。

图2为示出根据本发明的实施例的图1所示的存储器系统的存储器装置的简图，其中存储器装置包括多个存储块。

图3为示出根据本发明的实施例的存储器装置的存储块的电路图。

图4至图11为图示地示出根据本发明的实施例的图2的存储器装置的更多结构细节的简图。

图12和图13为图示地示出根据本发明的实施例的数据处理操作的简图。

图14为根据本发明的实施例的数据处理操作的流程图。

具体实施方式

下面将参照所附附图对各种实施例进行更详细的描述。然而，本发明可以不同形式体现，并且不应被理解为局限于此处所陈述的实施例。而是，提供这些实施例使得本公开将是彻底和完整的，并将本发明完全传达给相关领域的技术人员。贯穿本公开，在本发明的各种附图和实施例中，相似的参考数字指的是相似的部件。还应注意的是，在此说明书中，“连接/联接”不仅指的是一个元件直接联接另一个元件，而且指的是一个元件通过中间元件间接联接另一个元件。而且，只要其没有被另外特别地说明，单数形式也可包括复数形式。应该容易理解的是，本公开中的“在…上”和“之上”的含义应以最宽泛的方式解释使得“在…上”不仅表示“直接在…上”，而且表示在某物“上”，其中其间具有中间特征或层，并且“之上”不仅表示直接在顶部上，而且表示在某物的顶部上，其中其间具有中间特征或层。当第一层被称为在第二层“上”或在基板“上”时，其可能不仅指的是第一层直接形成在第二层或基板上的情况，而且也可能指的是第三层存在于第一层和第二层或基板之间的情况。

将理解的是，尽管术语“第一”、“第二”、“第三”等可在此处用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应被这些术语限制。这些术语被用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离本公开的精神和范围的情况下，下文所描述的第一元件、组件、区域、层或部分可以被称做第二元件、组件、区域、层或部分。

将进一步理解的是，当用于此说明书时，术语“含有”、“包含”、“包括”、“包括有”、“有”或“具有”说明所陈述的特征、整体、操作、元件和/或组件的存在，但并没有排除一个或多个其它未陈述的特征、整体、操作、元件、组件和/或其组合的存在或添加。如此处所用，术语“和/或”包括一个或多个相关列出项目的任意和所有的组合。

除非另外定义，否则包括此处使用的技术和科学术语的所有术语具有与该发明概念所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，比如通常所用的字典中定义的那些术语，应被解释为具有与其在相关领域的内容中的含义一致的含义，并将不以理想化或过于正式的意义来解释，除非在此如此定义。

在下面的说明中，众多特定细节的阐述是为了提供本公开的彻底的理解。本公开可以在不存在某些或所有这些具体细节的情况下被实施。在其它情况下，为了不不必要地模糊本公开，众所周知的进程结构和/或进程未被详细描述。

下面，将参照附图对本公开的各种实施例进行更详细的描述。

图1为示出根据本公开的实施例的包括存储器系统的数据处理系统的框图。

参照图1，数据处理系统100可包括主机102和存储器系统110。

主机102可以是或者包括例如便携式电子装置，诸如移动电话、MP3播放器和笔记本计算机。主机102也可以是或者包括例如电子装置，诸如台式计算机、游戏机、TV和投影仪。

存储器系统110可响应于来自主机102的请求而运行。例如，存储器系统110可存储待由主机102访问的数据。存储器系统110可用作主机102的主要存储器系统。存储器系统可用作主机102的辅助存储器系统。根据待与主机102电联接的主机接口的协议，存储器系统110可以是或者包括各种存储装置的任意一种。存储器系统110可以是或者包括诸如以下的各种存储装置的任意一种：固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、减小尺寸的MMC(RS-MMC)和微型-MMC、安全数字(SD)卡、迷你-SD和微型-SD、通用串行总线(USB)存储装置、通用闪存(UFS)装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等。

存储器系统110的存储装置可以是或包括易失性存储器装置，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)等。存储器系统110的存储装置可以是或包括非易失性存储器装置，诸如只读存储器(ROM)、掩膜ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等。

存储器系统110可包括存储器装置150和控制器130。存储器装置可存储待由主机102访问的数据。控制器130可控制数据在存储器装置150中的存储。

控制器130和存储器装置150可被集成在单一半导体装置中。例如，控制器130和存储器装置150可被集成在被配置为固态驱动器(SSD)的单一半导体装置中。当存储器系统110被配置为SSD时，与存储器系统110电联接的主机102的运行速度可被显著提高。

控制器130和存储器装置150可被集成在被配置为存储卡的单一半导体装置中。控制器130和存储卡150可被集成在被配置为诸如以下的存储卡的单一半导体装置中：个人计算机存储卡国际协会(PCMCIA)卡、标准闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、RS-MMC和微型-MMC、安全数字(SD)卡、迷你-SD、微型-SD和SDHC、通用闪存(UFS)装置等。

对于另一个示例，存储器系统110可以是或者包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、平板计算机、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器、数字视频播放器、配置数据中心的存储器、能够在无线环境下发送和接收信息的装置、配置家庭网络的各种电子装置之一、配置计算机网络的各种电子装置之一、配置远程信息处理网络的各种电子装置之一、RFID装置、配置计算系统的各种组成元件之一等等。

存储器装置150可在写入操作期间存储从主机102中提供的数据。存储器装置150可在读取操作期间将存储的数据提供至主机102。存储器装置150可包括多个存储块152、154和156。存储块152、154和156中的每个可包括多个页面。每个页面可包括多个存储器单元，多个字线(WL)可被电联接至多个存储器单元。

当装置的电源被切断或关闭时，存储器装置150可保留所存储的数据。存储器装置150可以是非易失性存储器装置，例如闪速存储器。闪速存储器可具有三维(3D)堆栈结构。后面参照图2至图11对存储器装置150的3D堆栈结构进行更详细的描述。

控制器130可响应于来自主机102的请求控制存储器装置150。控制器130可以控制存储器装置150和主机102之间的数据流。例如，控制器130可以将从存储器装置150读取的数据提供至主机102，并将从主机102中提供的数据存储在存储器装置150中。因此，控制器130可以控制存储器装置150的整体操作，诸如，例如，读取操作、写入操作、编程操作和擦除操作。

在图1的示例中，控制器130可包括主机接口单元132、处理器134、错误校正码(ECC)单元138、电源管理单元140、NAND闪存控制器142和存储器144。

主机接口单元132可处理从主机102中提供的命令和数据。主机接口单元132可通过诸如以下的各种接口协议中的至少一个与主机102通信：通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电路(IDE)等。

在读取操作期间，ECC单元138可检测并校正从存储器装置150中读取的数据中的错误。例如，当错误位的数量大于或等于可校正错误位的阈值数量时，ECC单元138可不校正错误位，并且可输出指示校正错误位失败的错误校正失效信号。

ECC单元138可基于诸如以下的编码调制执行错误校正操作：低密度奇偶校验检查(LDPC)码、博斯-查德胡里-霍昆格母(BCH)码、turbo码、里德-索罗门(RS)码、卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制(BCM)等。ECC单元138可包括如错误校正操作可能需要的所有电路、系统或装置。

PMU 140可提供和/或管理用于控制器130的电源即，用于包括在控制器130中的组成元件的电源。可以使用任何合适的电源模块。

NFC 142可以用作控制器130和存储器装置150之间的存储器接口，用于容许控制器130例如响应于来自主机102的请求控制存储器装置150。当存储器装置150为闪速存储器时，并且例如当存储器装置150为NAND闪速存储器时，NFC 142可在处理器134的控制下生成用于存储器装置150的控制信号并且处理数据。尽管图1的实施例中的接口单元142为适于将NAND闪速存储器与控制器接口连接的NFC单元，但本发明并不局限于这种方式。接口单元142可以是适于将存储器装置150接口连接至控制器的任何合适的接口单元。应该注意的是，接口单元142的特定架构和功能可根据采用的存储器装置的类型而变化。

存储器144可用作存储器系统110和控制器130的工作存储器，并存储用于驱动存储器系统110和控制器130的数据。控制器130可响应于来自主机102的请求控制存储器装置150。例如，控制器130可将从存储器装置150读取的数据提供至主机102并将从主机102提供的数据存储在存储器装置150中。当控制器130控制存储器装置150的操作时，存储器144可存储被控制器130和存储器装置150用于诸如读取操作、写入操作、编程操作和擦除操作的操作的数据。

存储器144可以是或包括任何适合的存储器装置。存储器144可以是易失性存储器。存储器144可以是或包括静态随机存取存储器(SRAM)。存储器144可以是或包括动态随机存取存储器(DRAM)。存储器144可包括任何适合的架构。例如，存储器144可包括本领域公知的编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。

处理器134可控制存储器系统110的一般操作。处理器134可响应于来自主机102的写入或读取请求而控制用于存储器装置150的写入或读取操作。处理器134可以是或包括任何适合的处理器。处理器134可驱动被称为闪存转换层(FTL)的固件，以控制存储器系统110的一般操作。处理器134可以是或包括微处理器。可以使用任何适合的微处理器。处理器134可以是或包括中央处理单元(CPU)。

在处理器134中可包括坏块管理单元(未示出)，用于执行存储器装置150的坏块管理。坏块管理单元可发现包括在存储器装置150中的处于用于进一步使用的不满意状态的坏存储块，并对坏存储块执行坏块管理。当存储器装置150为闪速存储器例如NAND闪速存储器时，在写入操作期间，例如编程操作期间，由于NAND逻辑功能的特性，可能发生编程失败。在坏块管理操作期间，编程失败的存储块或坏存储块的数据可被编程到新的存储块中。由于编程失败导致的坏块可使存储器装置150的利用效率和存储器系统100的可靠性严重恶化。因此，为了解决这些问题，在处理器134中可包括可靠的坏块管理。

图2说明了图1所示的存储器装置150的示例。

参照图2，存储器装置150可包括多个存储块，例如，第0至第(N-1)块210至240。多个存储块210至240的每一个可包括多个页面，例如，本发明将不被局限于此的2^M数量的页面(2^M个页面)。多个页面的每一个可包括多个字线可被电联接至其的多个存储器单元。

根据可被存储或表达在每个存储器单元中的位的数量，存储块可以是单层单元(SLC)存储块或多层单元(MLC)存储块。SLC存储块可包括含有多个存储器单元的多个页面，每个存储器单元能够存储1位数据。MLC存储块可包括含有多个存储器单元的多个页面，每个存储器单元能够存储多-位数据，例如，两位或更多位数据。包括利用每个能存储三位数据的存储器单元实施的多个页面的MLC存储块可被定义为三层单元(TLC)存储块。

多个存储块210至240的每一个可在写入操作期间存储从主机装置102中提供的数据，并可在读取操作期间提供存储的数据至主机102。

图3为说明图1所示的多个存储块152至156中的一个的电路图。

参照图3，存储器装置150的存储块152可包括多个单元字符串340，其分别被电联接至位线BL0至BLm-1。每列的字符串340可包括至少一个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储器单元或多个存储器单元晶体管MC0至MCn-1可被串联电联接在选择晶体管DST和SST之间。各个存储器单元MC0至MCn-1可由多层单元(MLC)配置，其每一个存储多位的数据信息。字符串340可分别电联接至对应的位线BL0至BLm-1。作为参考，在图3中，“DSL”表示漏极选择线，“SSL”表示源极选择线，并且“CSL”表示共源线。

尽管作为示例，图3示出了由NAND闪速存储器单元配置的存储块152，但是应注意的是，根据该实施例的存储器装置150的存储块152并不局限于NAND闪速存储器，并可由NOR闪速存储器、其中组合有至少两种存储器单元的混合闪速存储器或者其中控制器被内置在存储芯片内的1-NAND闪速存储器来实现。半导体装置的操作特性可以不仅应用于其中电荷存储层由导电浮置栅极配置的闪速存储器装置，而且应用于其中电荷存储层由介电层配置的电荷捕获闪存(CTF)。

存储器装置150的电压供应块310可提供待根据操作模式被供应至各个字线的字线电压，例如，编程电压、读取电压和过电压，以及待供应至体材料(bulk)的电压，例如，其中形成有存储器单元的阱区。电压供应块310可在控制电路(未示出)的控制下执行电压产生操作。电压供应块310可产生多个可变的读取电压以产生多个读取数据、在控制电路的控制下选择存储块或者存储器单元阵列的扇区中的一个、选择所选择的存储块的字线中的一个并将字线电压提供至所选择的字线和未选择的字线。

存储器装置150的读取/写入电路320可由控制电路控制，并可以根据操作模式用作感测放大器或写入驱动器。在校验/标准读取操作期间，读取/写入电路320可用作用于从存储器单元阵列中读取数据的感测放大器。而且，在编程操作期间，读取/写入电路320可用作写入驱动器，该写入驱动器根据将存储在存储器单元阵列中的数据来驱动位线。读取/写入电路320可在编程操作期间从缓冲器(未示出)中接收将被写在存储器单元阵列中的数据，并可以根据输入的数据来驱动位线。为此，数据读取/写入电路320可包括多个页面缓冲器322、324和326，其分别对应于列(或位线)或者列对(或位线对)，且在页面缓冲器322、324和326的每个中可包含多个锁存器(未示出)。

图4至11为说明图1所示的存储器装置150的示意图。

图4为说明图1所示的存储器装置150的多个存储块152至156的示例的框图。

参照图4，存储器装置150可包括多个存储块BLK0至BLKN-1。存储块BLK0至BLKN-1的每一个可实施成三维(3D)结构或垂直结构。各个存储块BLK0至BLKN-1可包括在第一至第三方向例如x-轴、y-轴和z-轴方向上延伸的结构。

各个存储块BLK0至BLKN-1可包括在第二方向上延伸的多个NAND字符串NS。多个NAND字符串NS可在第一方向和第三方向上设置。每个NAND字符串NS可以被电联接至位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚拟字线DWL和共源线CSL。即，各个存储块BLK0至BLKN-1可以被电联接至多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚拟字线DWL和多个共源线CSL。

图5为图4中所示的多个存储块BLK0至BLKN-1的一个BLKi的立体图。图6为图5中所示的存储块BLKi沿线I-I＇截取的横截面图。

参照图5和图6，在存储器装置150的多个存储块中的存储块BLKi可包括在第一至第三方向上延伸的结构。

可设置基板5111。基板5111可包括掺杂有第一类型杂质的硅材料。基板5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如袋(pocket)p-阱，并包括围绕p-型阱的n-型阱。尽管假定基板5111为p-型硅，但是应注意的是基板5111并不局限于为p-型硅。

在第一方向上延伸的多个掺杂区域5311至5314可被设置在基板5111上方。多个掺杂区域5311至5314可含有不同于基板5111的第二类型杂质。多个掺杂区域5311至5314可掺杂有n-型杂质。尽管这里假定第一至第四掺杂区域5311至5314为n-型，但应注意的是第一至第四掺杂区域5311至5314并不局限于为n-型。

在第一和第二掺杂区域5311和5312之间的基板5111上方的区域中，在第一方向上延伸的多个介电材料5112可以在第二方向上顺序设置。介电材料5112和基板5111可以在第二方向上相互分开预定的距离。介电材料5112可以在第二方向上相互分开预定的距离。介电材料5112可包括诸如氧化硅的介电材料。

在第一和第二掺杂区域5311和5312之间的基板5111上方的区域中，可以设置多个柱状物5113，其在第一方向上顺序设置并在第二方向上穿过介电材料5112。多个柱状物5113可各自穿过介电材料5112并可与基板5111电联接。每个柱状物5113可由多种材料配置。每个柱状物5113的表面层5114可包括掺杂有第一类型杂质的硅材料。每个柱状物5113的表面层5114可包括掺杂有与基板5111相同类型杂质的硅材料。尽管这里假定每个柱状物5113的表面层5114可包括p-型硅，但每个柱状物5113的表面层5114并不限于为p-型硅。

每个柱状物5113的内层5115可以由介电材料形成。每个柱状物5113的内层5115可以被诸如氧化硅的介电材料填充。

在第一和第二掺杂区域5311和5312之间的区域内，可沿着介电材料5112、柱状物5113和基板5111的暴露表面设置介电层5116。介电层5116的厚度可小于介电材料5112之间的距离的一半。换言之，可设置不同于介电材料5112和介电层5116的材料的区域可以被设置在(i)设置在介电材料5112的第一介电材料的底面上方的介电层5116和(ii)设置在介电材料5112的第二介电材料的顶面上方的介电层5116之间。介电材料5112位于第一介电材料下方。

在第一和第二掺杂区域5311和5312之间的区域内，导电材料5211至5291可以被设置在介电层5116的暴露表面上方。在第一方向上延伸的导电材料5211可被设置在邻近基板5111的介电材料5112和基板5111之间。例如，在第一方向上延伸的导电材料5211可被设置在(i)设置在基板5111上方的介电层5116和(ii)设置在邻近基板5111的介电材料5112的底面上方的介电层5116之间。

在第一方向上延伸的导电材料可被设置在(i)设置于一个介电材料5112的顶面上方的介电层5116和(ii)设置于被设置在特定介电材料5112上方的介电材料5112的另一个介电材料的底面上方的介电层5116之间。在第一方向上延伸的导电材料5221至5281可被设置在介电材料5112之间。在第一方向上延伸的导电材料5291可被设置在最上面的介电材料5112上方。在第一方向上延伸的导电材料5211至5291可以是金属材料。在第一方向上延伸的导电材料5211至5291可以是诸如多晶硅的导电材料。

在第二和第三掺杂区域5312和5313之间的区域中，可设置与第一和第二掺杂区域5311和5312之间的结构相同的结构。例如，在第二和第三掺杂区域5312和5313之间的区域中，可以设置在第一方向上延伸的多个介电材料5112、在第一方向上顺序排列并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料5212至5292。

在第三和第四掺杂区域5313和5314之间的区域中，可设置与第一和第二掺杂区域5311和5312之间相同的结构。例如，在第三和第四掺杂区域5313和5314之间的区域中，可设置在第一方向上延伸的多个介电材料5112、在第一方向顺序排列并在第二方向上穿过多个介电材料5112的多个柱状物5113、设置在多个介电材料5112和多个柱状物5113的暴露表面上方的介电层5116和在第一方向上延伸的多个导电材料5213至5293。

漏极5320可分别设置在多个柱状物5113上方。漏极5320可以是掺杂有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。尽管为了方便假定漏极5320包括n-型硅，但应注意的是，漏极5320并不局限于n-型硅。例如，每个漏极5320的宽度可以大于每个对应的柱状物5113的宽度。每个漏极5320可以焊盘的形状设置在每个对应的柱状物5113的顶面上方。

在第三方向上延伸的导电材料5331至5333可被设置在漏极5320上方。可在第一方向上顺序设置导电材料5331至5333。各个导电材料5331至5333可与对应区域的漏极5320电联接。在第三方向上延伸的漏极5320和导电材料5331至5333可通过接触插塞电联接。在第三方向上延伸的导电材料5331至5333可以是金属材料。在第三方向上延伸的导电材料5331至5333可以是诸如多晶硅的导电材料。

在图5和图6中，各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成字符串。各个柱状物5113可与介电层5116和在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293一起形成NAND字符串NS。每个NAND字符串NS可包括多个晶体管结构TS。

图7为图6所示的晶体管结构TS的横截面图。

参照图7，在图6所示的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118和5119。

在每个柱状物5113中的p-型硅的表面层5114可作为主体。邻近柱状物5113的第一子介电层5117可作为遂穿介电层，并可包括热氧化层。

第二子介电层5118可作为电荷存储层。第二子介电层5118可作为电荷捕获层，并可包括氮化物层或金属氧化物层，诸如氧化铝层、氧化铪层等。

邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近在第一方向上延伸的导电材料5233的第三子介电层5119可以形成为单层或多层。第三子介电层5119可以是高-k介电层，诸如氧化铝层、氧化铪层等，其具有比第一和第二子介电层5117和5118更大的介电常数。

导电材料5233可作为栅或控制栅。即，栅或控制栅5233、阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形成晶体管或存储器单元晶体管结构。例如，第一至第三子介电层5117至5119可形成氧化物-氮化物-氧化物(ONO)结构。在实施例中，为了方便，每个柱状物5113中的p-型硅的表面层5114将被称作第二方向上的主体。

存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个NAND字符串NS。详细地，存储块BLKi可包括在第二方向或与基板5111垂直的方向上延伸的多个NAND字符串NS。

每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构TS。每个NAND字符串NS的多个晶体管结构TS的至少一个可作为字符串源极晶体管SST。每个NAND字符串NS的多个晶体管结构TS的至少一个可作为接地选择晶体管GST。

栅或控制栅可对应于在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293。换言之，栅或控制栅可在第一方向上延伸并形成字线和至少两个选择线、至少一个源极选择线SSL和至少一个接地选择线GSL。

在第三方向上延伸的导电材料5331至5333可被电联接至NAND字符串NS的一端。在第三方向上延伸的导电材料5331至5333可作为位线BL。即，在一个存储块BLKi中，多个NAND字符串NS可被电联接至一个位线BL。

在第一方向上延伸的第二类型掺杂区域5311至5314可被设置于NAND字符串NS的其它端。在第一方向上延伸的第二类型掺杂区域5311至5314可作为共源线CSL。

即，存储块BLKi可包括在垂直于基板5111的方向上延伸的多个NAND字符串NS，并可作为例如电荷捕获型存储器的NAND闪速存储块，其中多个NAND字符串NS被电联接至一个位线BL。

尽管在图5至图7中说明了在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293被设置成9层，但应注意到，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293并不局限于被设置成9层。例如，在第一方向上延伸的导电材料可被设置成8层、16层或任意多层。换言之，在一个NAND字符串NS中，晶体管的数量可以是8个、16个或更多个。

尽管如图5至图7中说明了3个NAND字符串NS被电联接至一个位线BL，但应注意到，实施例并不局限于具有被电联接至一个位线BL的3个NAND字符串NS。在存储块BLKi中，m数量的NAND字符串NS可被电联接至一个位线BL，m为正整数。根据电联接至一个位线BL的NAND字符串NS的数量，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的数量和共源线5311至5314的数量也可控。

而且，尽管如图5至图7中说明了3个NAND字符串NS被电联接至在第一方向上延伸的一个导电材料，但是应注意到，实施例并不局限于具有被电联接至在第一方向上延伸的一个导电材料的3个NAND字符串NS。例如，n数量的NAND字符串NS可被电联接至在第一方向上延伸的一个导电材料，n为正整数。根据被电联接至在第一方向上延伸的一个导电材料的NAND字符串NS的数量，位线5331至5333的数量也可控。

图8为说明具有参照图5至图7所述的第一结构的存储块BLKi的等价电路图。

参照图8，在具有第一结构的块BLKi中，NAND字符串NS11至NS31可被设置在第一位线BL1和共源线CSL之间。第一位线BL1可对应于在第三方向上延伸的图5和图6的导电材料5331。NAND字符串NS12至NS32可被设置在第二位线BL2和共源线CSL之间。第二位线BL2可对应于在第三方向上延伸的图5和图6的导电材料5332。NAND字符串NS13至NS33可被设置在第三位线BL3和共源线CSL之间。第三位线BL3可对应于在第三方向上延伸的图5和图6的导电材料5333。

每个NAND字符串NS的源极选择晶体管SST可被电联接至对应的位线BL。每个NAND字符串NS的接地选择晶体管GST可被电联接至共源线CSL。存储器单元MC可被设置在每个NAND字符串NS的源极选择晶体管SST和接地选择晶体管GST之间。

在该示例中，NAND字符串NS可以由行和列的单元定义，并且电联接至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的NAND字符串NS11至NS31可以对应于第一列，电联接至第二位线BL2的NAND字符串NS12至NS32可以对应于第二列，并且电联接至第三位线BL3的NAND字符串NS13至NS33可以对应于第三列。电联接至一个源极选择线SSL的NAND字符串NS可以形成一行。电联接至第一源极选择线SSL1的NAND字符串NS11至NS13可形成第一行，电联接至第二源极选择线SSL2的NAND字符串NS21至NS23可形成第二行，且电联接至第三源极选择线SSL3的NAND字符串NS31至NS33可形成第三行。

在每个NAND字符串NS中，可以定义高度。在每个NAND字符串NS中，邻近接地选择晶体管GST的存储器单元MC1的高度可具有值“1”。在每个NAND字符串NS中，当从基板5111测量时，随着存储器单元靠近源极选择晶体管SST，存储器单元的高度可增加。在每个NAND字符串NS中，邻近源极选择晶体管SST的存储器单元MC6的高度可以为7。

在同一行中的NAND字符串NS的源极选择晶体管SST可共享源极选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可以分别电联接至不同的源极选择线SSL1、SSL2和SSL3。

在同一行中的NAND字符串NS中的相同高度处的存储器单元可共享字线WL。即，在同一高度上，电联接至不同行的NAND字符串NS的存储器单元MC的字线WL可被电联接。在同一行的NAND字符串NS中的相同高度处的虚拟存储器单元DMC可共享虚拟字线DWL。即，在同一高度或水平上，电联接至不同行中的NAND字符串NS的虚拟存储器单元DMC的虚拟字线DWL可被电联接。

位于相同水平或高度或层的字线WL或虚拟字线DWL可在其中可设置在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293的层处互相电联接。在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可以通过接触部被共同电联接至上层。在上层处，在第一方向上延伸的导电材料5211至5291、5212至5292和5213至5293可被电联接。换言之，在同一行中的NAND字符串NS的接地选择晶体管GST可共享接地选择线GSL。而且，在不同行中的NAND字符串NS的接地选择晶体管GST可共享接地选择线GSL。即，NAND字符串NS11至NS13、NS21至NS23和NS31至NS33可电联接至接地选择线GSL。

共源线CSL可与NAND字符串NS电联接。在有源区域上方和基板5111上方，第一至第四掺杂区域5311至5314可被电联接。第一至第四掺杂区域5311至5314可通过接触部被电联接至上层，并且在上层处，第一至第四掺杂区域5311至5314可被电联接。

即，如图8所示，同一高度或水平的字线WL可被电联接。因此，当特定高度处的字线WL被选择时，电联接至字线WL的所有NAND字符串NS可以被选择。不同行中的NAND字符串NS可被电联接至不同的源极选择线SSL。因此，在电联接至同一字线WL的NAND字符串NS中，通过选择源极选择线SSL1至SSL3之一，在未选择行中的NAND字符串NS可以与位线BL1至BL3电绝缘。换言之，通过选择源极选择线SSL1至SSL3之一，可以选择一行NAND字符串NS。而且，通过选择位线BL1至BL3之一，在列单元中可选择在所选择行中的NAND字符串NS。

在每个NAND字符串NS中，可设置虚拟存储器单元DMC。在图8中，可在每个NAND字符串NS的第三存储器单元MC3和第四存储器单元MC4之间设置虚拟存储器单元DMC。即，可在虚拟存储器单元DMC和接地选择晶体管GST之间设置第一至第三存储器单元MC1至MC3。可在虚拟存储器单元DMC和源极选择晶体管SST之间设置第四至第六存储器单元MC4至MC6。每个NAND字符串NS的存储器单元MC可通过虚拟存储器单元DMC被划分成存储器单元组。在划分的存储器单元组中，存储器单元，例如邻近接地选择晶体管GST的MC1至MC3可被称作较低存储器单元组，而存储器单元，例如邻近字符串选择晶体管SST的MC4至MC6可被称作较高存储器单元组。

下面，将参照图9至图11进行详细的描述，图9至图11示出了根据利用不同于第一结构的3D非易失存储器装置实现的实施例的存储器系统中的存储器装置。

图9为示意性说明利用不同于上文参照图5至图8所述的第一结构的3D非易失存储器装置实现的存储器装置并示出图4的多个存储块的存储块BLKj的立体图。图10为沿图9的线VII-VII＇截取的存储块BLKj的横截面图。

参照图9和图10，存储块BLKj可包括在第一至第三方向上延伸的结构。

可以设置基板6311。例如，基板6311可包括掺杂有第一类型杂质的硅材料。例如，基板6311可包括掺杂有p-型杂质的硅材料或者可以为p-型阱，例如袋p-阱，并包括围绕p-型阱的n-型阱。尽管假定在所描述的实施例中，为了方便的原因，基板6311为p-型硅，但应注意到，基板6311并不局限于为p-型硅。

在x-轴方向和y-轴方向上延伸的第一至第四导电材料6321至6324可被设置在基板6311上方。第一至第四导电材料6321至6324可以在z-轴方向上分离预定距离。

在x-轴方向和y-轴方向上延伸的第五至第八导电材料6325至6328可被设置在基板6311上方。第五至第八导电材料6325至6328可在z-轴方向上分离预定距离。第五至第八导电材料6325至6328可在y-轴方向上与第一至第四导电材料6321至6324分离。

多个下部柱状物DP可以穿过第一至第四导电材料6321至6324。每个下部柱状物DP可以在z-轴方向上延伸。而且，多个上部柱状物UP可穿过第五至第八导电材料6325至6328。每个上部柱状物UP可在z-轴方向上延伸。

下部柱状物DP和上部柱状物UP的每一个可包括内部材料6361、中间层6362和表面层6363。中间层6362可作为单元晶体管的通道。表面层6363可包括阻断介电层、电荷存储层和隧穿介电层。

下部柱状物DP和上部柱状物UP可通过管栅PG被电联接。管栅PG可被设置在基板6311中。例如，管栅PG可包括与下部柱状物DP和上部柱状物UP所采用的材料相同的材料。

在x-轴和y-轴方向上延伸的第二类型的掺杂材料6312可被设置在下部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。第二类型的掺杂材料6312可作为共源线CSL。

漏极6340可被设置在上部柱状物UP上方。漏极6340可包括n-型硅材料。在y-轴方向上延伸的第一和第二上部导电材料6351和6352可被设置在漏极6340上方。

第一和第二上部导电材料6351和6352可在x-轴方向上分离。第一和第二上部导电材料6351和6352可由金属形成。第一和第二上部导电材料6351和6352和漏极6340可通过接触插塞电联接。第一和第二上部导电材料6351和6352可分别作为第一和第二位线BL1和BL2。

第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作为第一虚拟字线DWL1，且第三和第四导电材料6323和6324可分别作为第一和第二主字线MWL1和MWL2。第五和第六导电材料6325和6326可分别作为第三和第四主字线MWL3和MWL4，第七导电材料6327可作为第二虚拟字线DWL2，且第八导电材料6328可作为漏极选择线DSL。

下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料6321至6324可形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第五至第八导电材料6325至6328可形成上部字符串。下部字符串和上部字符串可通过管栅PG被电联接。下部字符串的一端可电联接至作为共源线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极6340被电联接至对应的位线。一个下部字符串和一个上部字符串可形成一个单元字符串，其被电联接在作为共源线CSL的第二类型的掺杂材料6312和作为位线BL的上部导电材料层6351和6352中的对应一个之间。

即，下部字符串可包括源极选择晶体管SST、第一虚拟存储器单元DMC1和第一和第二主存储器单元MMC1和MMC2。上部字符串可包括第三和第四主存储器单元MMC3和MMC4、第二虚拟存储器单元DMC2和漏极选择晶体管DST。

在图9和图10中，上部字符串和下部字符串可形成NAND字符串NS，且NAND字符串NS可包括多个晶体管结构TS。由于包括在图9和图10中的NAND字符串NS中的晶体管结构在上文中参照图7被详细地描述了，因此这里将省略其详细的描述。

图11为说明具有如上文参照图9和图10所述的第二结构的存储块BLKj的等价电路的电路图。为了方便，只示出形成在第二结构的存储块BLKj中的一对的第一字符串和第二字符串。

参照图11，在存储器装置150的多个块中具有第二结构的存储块BLKj中，其每一个利用如上文参照图9和图10所述的通过管栅PG电联接的一个上部字符串和一个下部字符串实现的单元字符串可以定义多个对的方式设置。

即，在具有第二结构的特定存储块BLKj中，沿第一通道CH1(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG1和至少一个漏极选择栅DSG1可形成第一字符串ST1，沿第二通道CH2(未示出)堆叠的存储器单元CG0至CG31例如至少一个源极选择栅SSG2和至少一个漏极选择栅DSG2可形成第二字符串ST2。

第一和第二字符串ST1和ST2可以被电联接至同一漏极选择线DSL和同一源极选择线SSL。第一字符串ST1可被电联接至第一位线BL1，且第二字符串ST2可被电联接至第二位线BL2。

尽管图11中描述了第一和第二字符串ST1和ST2可被电联接至同一漏极选择线DSL和同一源极选择线SSL，但可以设想不同的布局。例如，在实施例中，第一和第二字符串ST1和ST2可被电联接至同一源极选择线SSL和同一位线BL，第一字符串ST1可被电联接至第一漏极选择线DSL1，且第二字符串ST2可被电联接至第二漏极选择线DSL2。而且，可以设想的是，第一和第二字符串ST1和ST2可被电联接至同一漏极选择线DSL和同一位线BL，第一字符串ST1可被电联接至第一源极选择线SSL1，且第二字符串ST2可被电联接至第二源极选择线SSL2。

下面，将参照图12至图14更详细地描述响应于从主机102接收的命令的存储器系统的操作。根据本发明的实施例，操作可以例如为用于存储器装置的读取/写入操作。

图12和图13为示意性地说明根据本发明的实施例的用于存储器系统110中的存储器装置150的数据处理操作的示例的简图。

响应于从主机102提供的读取或写入命令，命令数据(即，读取数据或写入数据)可被存储在控制器130的存储器144的缓冲器/缓存中。然后可以执行命令操作(即，读取或写入操作)，从而存储在缓冲器/缓存中的数据在读取操作中被提供至主机102，或者在写入操作(也被称为编程操作)中被编程在存储器装置150中包含的多个存储块中。

根据本发明的实施例，存储器装置150的缓冲器/缓存可被动态分割成两个子缓冲器/子缓存片段(segment)，在命令操作期间用于存储命令数据的第一子缓冲器/子缓存片段和用于存储命令数据的元数据的第二子缓冲器/子缓存片段。

另外，下面，为了便于说明，存储器系统的数据处理操作被说明为由控制器130执行。然而，应注意到的是，例如，控制器130的处理器134也可以通过如上面所述的FTL来执行数据处理操作。

根据本发明的实施例，命令数据可被存储在包含于存储器装置150中的缓冲器/缓存的第一子缓冲器/子缓存片段中，以及包含在控制器130的存储器144中的缓冲器/缓存中。

在命令操作期间，命令数据的元数据可被存储在存储器装置150的缓冲器/缓存的第二子缓冲器/子缓存片段中，以及包含在存储器144中的缓冲器/缓存的映射缓冲器/映射缓存中。元数据例如可以是除命令数据之外的用于读取数据或写入数据的映射数据的映射片段。

控制器130的存储器144的尺寸有限，因此可用存储器144的尺寸可能不够存储命令数据的元数据。因此，容许用于读取或写入数据的映射数据的映射片段(例如，命令数据的元数据)被存储在除了控制器130的限制尺寸的存储器144之外的动态分割和分配的存储器装置150的子缓冲器/子缓存中是有利的。

根据本发明的实施例，例如，包含在图3的存储器装置300中的多个页面缓冲器322、324和326，多个缓存或多个寄存器可被分割和分配为多个子缓冲器/子缓存片段。除了控制器130的限制尺寸的存储器144之外，命令数据和命令数据的元数据可被存储在存储器装置150的子缓冲器/子缓存中。

当包含在控制器130的存储器144中的缓冲器/缓存的尺寸小于命令数据和命令数据的元数据(例如映射数据的映射片段)的尺寸时，包含在存储器装置150的芯片或管芯(die)中的多个页面缓冲器、缓存或寄存器可以被动态地分割和分配为映射缓冲器/读取缓冲器/写入缓冲器(或映射缓存/读取缓存/写入缓存，或映射寄存器/读取寄存器/写入寄存器)，用于为了存储命令数据和元数据的命令操作。

在响应于命令的命令操作期间，除了包含在控制器130的存储器144中的缓冲器/缓存之外，包含在存储器装置150的芯片或管芯中的多个页面缓冲器、缓存或寄存器可以被分割和分配为子缓冲器/子缓存，用于存储命令数据和用于命令数据的元数据。因此，命令数据和命令数据的元数据可被存储在由存储器装置150的子缓冲器/子缓存提供的扩展的存储空间中。

参照图12和图13，响应于读取命令，控制器130可在包含在控制器130的存储器144中的映射缓存1210中搜索读取数据的元数据(例如，读取数据的映射片段)。在该情况下，当读取数据的映射片段不存在于映射缓存1210中时，控制器130可将存储在启动缓存1220中的启动命令发送至存储器装置150，由此搜索存储在存储器装置150的页面缓冲器或存储块中的读取数据的映射片段。作为该搜索的结果，控制器130可识别对应于读取数据的逻辑地址的物理地址，从对应于识别的物理地址的存储器装置150的存储块中读取读取数据，并将读取的数据提供至主机102。启动缓存也可被包括在如图12所示的控制器130的存储器144中。

继续相同的示例，控制器130可在控制器130的存储器144的映射缓存1210中搜索读取数据的元数据(例如，包括作为映射数据的映射片段的逻辑至物理(L2P)映射信息的L2P映射数据的L2P片段)。控制器130可将诸如近期最多使用的/近期最少MRU/LRU列表的L2P片段和L2P片段的映射列表保持在映射缓存1210中。根据MRU/LRU列表，控制器130可将L2P片段传送至存储器装置150。

为了响应于读取命令将来自存储器装置150的读取数据提供至主机102，控制器130可识别来自存储在启动缓存1220中的启动列表的启动命令用于待对其执行读取操作的存储器装置150的管芯。特别是，控制器130可首先识别存储读取数据的存储器装置150的管芯和来自启动缓存1220的启动列表中的启动命令，然后可以将识别的启动命令发送至识别的存储器装置150的管芯，从而存储器装置150可对识别的管芯执行读取操作。控制器130还可从存储器装置150的管芯接收读取数据，并将读取数据提供至主机102。

在读取操作期间，控制器130可将读取数据和读取数据的元数据存储和管理在控制器130的存储器144的映射缓存1210中。读取数据的元数据可以例如为用于读取数据的映射数据的映射片段。

而且，控制器130可以将对应于包含在存储器装置150中的多个管芯0至3(1320至1380)的页面缓冲器动态地分割成子缓冲器，并可将读取数据、读取数据的元数据(即，映射数据的映射片段)和映射片段的映射列表存储和管理存储器装置150的分割的子缓冲器中。

当在控制器130的映射缓存1210中不存在用于读取数据的映射数据的映射片段时，为了执行读取操作，控制器130可在存储器装置150的子缓冲器中搜索用于读取数据的映射数据的映射片段。在读取操作期间，控制器130可将读取数据存储在存储器装置150的子缓冲器中，同时将读取数据提供至主机102。

例如，响应于读取命令，控制器130可将管芯0至3(1320至1380)的页面缓冲器分割成多个子缓冲器、从管芯0至3(1320至1380)的存储块中读取数据并将读取数据和读取数据的元数据(即，映射数据的映射片段)存储在子缓冲器中，同时将读取数据提供至主机102。

如上所述，存储器装置150包括多个管芯0至3(1320至1380)。每一个管芯0至3(1320至1380)包括多个平面0至3(1321至1333、1341至1353、1361至1373和1381至1393)。

而且，多个平面(1321至1333、1341至1353、1361至1373和1381至1393)的每一个包括多个各自存储块(1322至1334、1342至1354、1362至1374和1382至1394)。例如，如参照图2所述，多个平面的每一个可包括N个存储块，包括2^M页面的块0至块N-1。而且，平面(1321至1333、1341至1353、1361至1373和1381至1393)可包括各自页面缓冲器。各个平面的页面缓冲器包括多个子缓冲器，例如，主缓冲器1323、1327、1331和1335；1343、1347、1351和1355；1363、1367、1371和1375；和1383、1387、1391和1395，缓存缓冲器1323-1、1327-1、1331-1和1335-1；1343-1、1347-1、1351-1和1355-1；1363-1、1367-1、1371-1和1375-1；和1383-1、1387-1、1391-1和1395-1，第一临时缓冲器1324、1328、1332和1336；1344、1348、1352和1356；1364、1368、1372和1376；和1384、1388、1392和1396，和第二临时缓冲器1324-1、1328-1、1332-1和1336-1；1344-1、1348-1、1352-1和1356-1；1364-1、1368-1、1372-1和1376-1；和1384-1、1388-1、1392-1和1396-1。

在读取操作期间，来自存储块(1322至1334、1342至1354、1362至1374和1382至1394)的读取数据被存储在主缓冲器中。存储在主缓冲器中的读取数据被传送至缓存缓冲器，且然后通过缓存缓冲器被提供至主机102。

存储在主缓冲器中的读取数据被复制到第二临时缓冲器。存储在主缓冲器中的读取数据的元数据被存储在第一临时缓冲器中。在该情况下，存储在第一临时缓冲器中的映射数据的映射片段的映射列表可被管理在包含于控制器130的存储器144的映射缓存1210或第一临时缓冲器中。

在读取操作期间，控制器130可通过存储在映射缓存1210中的映射列表搜索控制器130的存储器144中将读取的数据的元数据。例如，基于映射缓存1210中的映射列表，控制器130响应于读取命令可搜索待被读取的第一数据的映射片段。当在映射缓存1210中发现第一数据的映射片段时，控制器130可通过存储在映射缓存1210中的映射片段识别对应于第一数据的逻辑地址的物理地址。然后，控制器130可基于存储在启动缓存1220中的启动列表来识别对应于第一数据的物理地址的管芯0至3(1320至1380)，并可将启动命令发送至对应于被识别的物理地址的管芯0至3(1320至1380)。然后，控制器130可对管芯0至3(1320至1380)执行读取操作。

例如，通过存储在映射缓存1210中的第一数据的映射片段，控制器130可以识别对应于第一数据的逻辑地址的物理地址。然后，基于存储在启动缓存1220中的启动列表，控制器130可识别在管芯0至3(1320至1380)中对应于第一数据的物理地址的管芯。例如，基于存储在启动缓存1220中的启动列表，控制器130可识别在管芯0至3(1320至1380)中对应于第一数据的物理地址的管芯0(1320)。然后，控制器130可基于第一数据的映射片段确认第一数据的物理地址是否对应于包含在管芯0(1320)的平面0(1321)中的存储块1322，并可发送启动命令，该启动命令可基于存储在启动缓存1220中的启动列表实现对包含在管芯0(1320)的平面0(1321)中的存储块1322执行的读取操作。因此，控制器130可对包含在管芯0(1320)的平面0(1321)中的存储块1322执行读取操作。

更具体地，控制器130可通过将启动命令发送到管芯0(1320)的平面0(1321)而从存储块1322中读取第一数据，并可将第一读取数据存储在主缓冲器1323中。而且，控制器130可将来自主缓冲器1323的第一读取数据发送至缓存缓冲器1323-1，并且也为主机102提供第一读取数据。而且，控制器130可将第一读取数据复制到第二临时缓冲器1324-1。而且，控制器130将第一数据的元数据例如映射数据的映射片段存储在第一临时缓冲器1324中。

当主机102提供用于第一数据的另一个读取命令或者控制器130未能将第一数据提供至主机102时，控制器130可基于存储在第一临时缓冲器1324中的第一数据的映射片段识别对应于第一数据的逻辑地址的物理地址，可从存储块1322中读取第一数据，并可将读取的第一数据提供至主机102。可选地，通过缓存缓冲器1323-1，控制器130可为主机102提供复制在第二临时缓冲器1324-1中的第一数据。

在读取操作期间，控制器130可通过存储在映射缓存1210中的映射列表搜索控制器130的存储器144中将被读取的数据的元数据。例如，基于映射缓存1210中的映射列表，控制器130响应于读取命令可搜索将读取的第二数据的映射片段。当在映射缓存1210中未发现第二数据的映射片段时，控制器130可基于存储在启动缓存1220中的启动列表识别对应于第二数据的映射片段的管芯0至3(1320至1380)。然后，控制器130可将启动命令发送至所识别的对应于第二数据的映射片段的管芯0至3(1320至1380)，并可对管芯0至3(1320至1380)执行读取操作。

例如，因为第二数据的映射片段不存在于映射缓存1210中，所以基于存储在启动缓存1220中的启动列表，控制器130可搜索包含在管芯0至3(1320至1380)中的对应于第二数据的映射片段的管芯1(1340)的平面0(1341)中的存储块1342。例如，基于存储在启动缓存1220中的启动列表，控制器130可发送启动命令，该启动命令实现对包含在管芯1(1340)的平面0(1341)中的存储块1342执行的读取操作。因此，基于存储在映射缓存1210或第一临时缓冲器1344中的映射列表，控制器130可在对应于管芯1(1340)的平面0(1341)的第一临时缓冲器1344中搜索第二数据的映射片段。当在第一临时缓冲器1344中发现第二数据的映射片段时，控制器130可将来自第一临时缓冲器1344的第二数据的映射片段发送至缓存缓冲器1343-1，并可将第二数据的映射片段加载到包含在控制器130的存储器144中的映射缓存1210上。

然后，基于加载到映射缓存1210上的第二数据的映射片段，控制器130可识别对应于第二数据的逻辑地址的物理地址。控制器130可基于存储在启动缓存1220中的启动列表识别包含在对应于第二数据的物理地址的管芯1(1340)的平面0(1341)中的存储块1342，并发送启动命令，用于基于存储在启动缓存1220中的启动列表实现对包含在模子1(1340)的平面0(1341)中的存储块1342执行的读取操作。因此，控制器130可对包含在管芯1(1340)的平面0(1341)中的存储块1342执行读取操作。

更具体地，通过将启动命令发送至管芯1(1340)的平面0(1341)，控制器130可从存储块1342中读取第二数据，并可将读取的第二数据存储在主缓冲器1343中。而且，控制器130可将来自主缓冲器1343的第二数据发送到缓存缓冲器1343-1，并为主机102提供第二数据。而且，控制器130可将第二数据复制到第二临时缓冲器1344-1，并将第二数据的元数据例如映射数据的映射片段存储在第一临时缓冲器1344中。

当主机102提供用于第二数据的另一个读取命令或者控制器130未能将第二数据提供至主机102时，控制器130可基于存储在第一临时缓冲器1344中的第二数据的映射片段识别对应于第二数据的逻辑地址的物理地址，可从存储块1342中读取第二数据，并可将读取的第二数据提供至主机102。可选地，控制器130可通过缓存缓冲器1343-1为主机102提供复制在第二临时缓冲器1344-1中的第二数据。

在读取操作期间，控制器130可通过存储在映射缓存1210中的映射列表来搜索在控制器130的存储器144中将被读取的数据的元数据。例如，控制器130响应于读取命令可基于映射缓存1210中的映射列表搜索将被读取的第三数据的映射片段。当在映射缓存1210中未发现第三数据的映射片段时，控制器130可基于存储在启动缓存1220中的启动列表识别对应于第三数据的映射片段的管芯0至3(1320至1380)，将启动命令发送至对应于第三数据的映射片段的管芯0至3(1320至1380)，并对管芯0至3(1320至1380)执行读取操作。

例如，因为第三数据的映射片段不存在于映射缓存1210中，所以基于存储在启动缓存1220中的启动列表，控制器130可搜索包含在管芯0至3(1320至1380)中的对应于第三数据的映射片段的管芯2(1360)的平面0(1361)中的存储块1362。例如，基于存储在启动缓存1220中的启动列表，控制器130可发送启动命令，该启动命令实现对包含在管芯2(1360)的平面0(1361)中的存储块1362执行的读取操作。因此，控制器130可基于存储在映射缓存1210或第一临时缓冲器1364中的映射列表在对应于管芯2(1360)的平面0(1361)的第一临时缓冲器1364中搜索第三数据的映射片段。当在第一临时缓冲器1364中未发现第三数据的映射片段时，控制器130可从管芯2(1360)的平面0(1361)的存储块1362中的映射块中读取第三数据的映射片段，并将读取的第三数据的映射片段存储到主缓冲器1363中。然后，控制器130可将来自主缓冲器1363的第三数据的映射片段发送至缓存缓冲器1363-1，并将第三数据的映射片段加载到包含在控制器130的存储器144中的映射缓存1210上。

然后，基于加载到映射缓存1210上的第三数据的映射片段，控制器130可识别对应于第三数据的逻辑地址的物理地址。控制器130可基于存储在启动缓存1220中的启动列表识别包含在对应于第三数据的物理地址的管芯2(1360)的平面0(1361)中的存储块1362，并发送启动命令，用于基于存储在启动缓存1220中的启动列表实现对包含在管芯2(1360)的平面0(1361)中的存储块1362执行的读取操作。因此，控制器130可对包含在管芯2(1360)的平面0(1361)中的存储块1362执行读取操作。

更具体地，控制器130可通过将启动命令发送至管芯2(1360)的平面0(1361)从存储块1362中读取第三数据，并将读取的第三数据存储在主缓冲器1363中。而且，控制器130可将来自主缓冲器1363的第三数据发送至缓存缓冲器1363-1，并为主机102提供第三数据。而且，控制器130可将第三数据复制到第二临时缓冲器1364-1。而且，控制器130可将第三数据的元数据例如映射数据的映射片段存储在第一临时缓冲器1364中。

当主机102提供用于第三数据的另一个读取命令或者控制器130未能将第三数据提供至主机102时，控制器130可基于存储在第一临时缓冲器1364中的第三数据的映射片段来识别对应于第三数据的逻辑地址的物理地址，可从存储块1362中读取第三数据，并可将所读取的第三数据提供至主机102。可选地，通过缓存缓冲器1363-1，控制器130可为主机102提供复制在第二临时缓冲器1364-1中的第三数据。

如上所述，在本发明的实施例中，包括在存储器装置150的多个管芯中的多个页面缓冲器、缓存、寄存器或锁存器的每一个可被动态地分割成多个子部分，诸如例如子缓冲器/子缓存。除了控制器130的存储器144之外，对应于命令的命令数据的元数据，例如映射数据的映射片段可被存储在存储器装置150的子缓冲器/子缓存中。当对应于命令的命令操作将被执行的时，可在控制器130的存储器144或存储器装置150的子缓冲器/子缓存中搜索命令数据的元数据。例如，在控制器130的存储器144或存储器装置150的子缓冲器/子缓存中发现命令数据的映射片段。在存储器装置150的子缓冲器/子缓存中发现的命令数据的映射片段可被加载到控制器130的存储器144上。因此，可以使在存储器装置150的存储块中搜索元数据的操作最小化。因此，通过快速确认命令数据的元数据，可以更快速和稳定地执行命令操作。

图14为用于处理根据本发明的实施例的存储器系统110中的数据的操作的流程图。

参照图12至图14，在步骤1410中，存储器系统110可从主机接收命令，例如，读取命令。然后，在步骤1420中，控制器可搜索将读取的数据的元数据。将读取的数据的元数据例如可以是映射数据的映射片段。如上所述，将读取的数据的元数据可以被存储在控制器130的存储器144或者存储器装置150的管芯的页面缓冲器的子缓冲器中。在步骤1420中，存储器系统110可在控制器130的存储器144或存储器装置150的子缓冲器中发现读取数据的映射片段。当在存储器装置150的子缓冲器中发现读取数据的映射片段时，存储器系统110可将读取数据的映射片段加载到控制器130的存储器144上。

在步骤1430中，存储器系统110可基于读取数据的映射片段识别对应于读取数据的逻辑地址的物理地址，并可从对应于物理地址的存储器装置150的存储块中读取数据。

在步骤1440中，存储器系统110可将从存储器装置150的存储块中读取的数据发送至主机102。即，存储器系统110可将读取数据提供至主机102。

作为示例，用于响应于读取命令搜索将被读取的数据的映射数据的映射片段、将映射片段和映射列表存储在控制器130的存储器144或者存储器装置150的子缓冲器中以及执行读取操作已经参照图12和图13被详细地描述。因此，省略操作的详细描述。

根据本发明的上述实施例的存储器系统和存储器系统的操作方法可以通过最小化存储器装置的复杂性并降低存储器装置的性能负荷而更加快速和稳定地处理数据。因此，也可以改进存储器装置的总体使用效率。

尽管出于说明性的目的已对各种实施例进行了描述，但对于本领域技术人员显而易见的是，在不背离如权利要求限定的本发明的精神和/或范围的情况下，可以做出各种变化和修改。