存储器以及执行经错误订正编码处理的存储器的读取方法与流程

本发明是关于一种数字存储器装置，特别是关于一种控制已启用错误订正编码的快闪存储器的读取时间的装置与方法。

背景技术：

存储器装置可具有各种不同的存储器阵列类型，例如可包含或非型(nortype)以及与非型(nandtype)的存储器阵列。由于成本上的巨大优势，nand型快闪存储器变逐渐普及。再者，现今的nand型快闪存储器可具有各式各样不同的接口，范围从传统的nand接口到低针脚数(lowpincount,lpc)的序列周边接口(serialperipheralinterface,spi)。然而，nand型快闪存储器容易对于坏区情况(badblockcondition)以及偶发的读取错误敏感，所以坏区管理以及错误订正编码(errorcorrectioncode,ecc)处理便常用在这类的存储器。错误订正编码处理可以用在nor类型的存储器阵列，但比较不常见。

错误订正编码处理可以是在该存储器装置的内部或外部进行。在许多实施例中，一个内部错误订正编码计算会在页面编程的期间完成，并且产生的错误订正编码信息会存储在每个页面中被称为备用区域的区域。在数据读取操作中，内部错误订正编码引擎会根据先前存储的错误订正编码信息来验证这些数据，并且在有限的范围内做出所指示的订正。

技术实现要素：

本发明提供一种存储器以及执行经错误订正编码处理的存储器的读取方法，期望在一宽广的供应电压(vcc)范围内采用错误订正编码于各式各样的快闪存储器中，藉以改善存储器在快速读取时的稳定性。

本发明中的一个实施例是一半导体存储器，其包含快闪存储器阵列、多个感测放大器、多个快速存储器元件、错误订正编码电路、至少一第一虚设快闪存储器单元、至少一第一虚设感测放大器、驱动器以及存储器控制器。该等感测放大器是耦接于该快闪存储器阵列，且该等快速存储器元件是耦接于该等感测放大器。错误订正编码电路是耦接于该等快速存储器元件。第一虚设快闪存储器单元是关联于快闪存储器阵列，且第一虚设感测放大器耦接于第一虚设快闪存储器单元。驱动器具有耦接于第一虚设感测放大器的第一输入端以及耦接于该等快速存储器元件的输出端，以提供数据闩锁信号至该等快速存储器元件。存储器控制器是耦接于快闪存储器阵列，该等感测放大器、第一虚设感测放大器以及错误订正编码电路，并且存储器控制器包含多个逻辑元件以及存储器元件，用以执行以下的功能：在一额定电压以及一第一频率条件下，于一预定时脉(clockpulse)总数目的期间执行一感测操作以及接续的一错误订正编码操作，且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第一比例关系；在高于该额定电压的一高电压以及大于该第一频率的一第二频率条件下，于该预定时脉总数目的期间执行该感测操作以及接续的该错误订正编码操作，并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第二比例关系，该第二比例关系小于该第一比例关系；以及在低于该额定电压的一低电压以及小于该第一频率的一第三频率的条件下，于该预定时脉总数目的期间执行该感测操作以及接续的该错误订正编码操作，并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第三比例关系，且该第三比例关系大于该第一比例关系。

本发明的另一实施例是一执行经错误订正编码处理的半导体存储器的读取方法，该半导体存储器包括一快闪存储器阵列，该方法包含：在一额定电压下，将该半导体存储器操作在一第一频率下，其中，于一预定时脉总数目的期间执行一感测操作以及接续的一错误订正编码操作，且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第一比例关系；在高于该额定电压的一高电压下，将该半导体存储器操作在大于该第一频率的一第二频率下，其中，于该预定时脉总数目的时脉的期间执行该感测操作以及接续的该错误订正编码操作并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第二比例关系，且该第二比例关系小于该第一比例关系；以及在低于该额定电压的一低电压下，将该半导体存储器操作在小于该第一频率的一第三频率下，其中，于该预定时脉总数目的期间执行该感测操作以及接续的该错误订正编码操作，并且分配给该感测操作以及分配给该错误订正编码操作的两时脉数目之间具有一第三比例关系，且该第三比例关系大于该第一比例关系。

本发明能够在一宽广的供应电压范围内采用错误订正编码于各式各样的快闪存储器中，降低电力消耗，改善存储器在快速读取时的稳定性。

附图说明

本发明可以藉由接下来的详细说明以及相关的附图得以更清楚的被了解，其中：

图1为在连续页面读取时所产生的各种操作的示意图；

图2为感测时间以及错误订正编码时间为电压的函数的示意图；

图3为在额定电压下读取现有的存储器装置的时序图；

图4为在高电压下读取现有的存储器装置的时序图；

图5为在低电压下读取现有的存储器装置的时序图；

图6为本发明的一实施例的存储器装置的功能方块图；

图7为在额定电压下读取图6中的存储器装置的时序图；

图8为在高电压下读取图6中的存储器装置的时序图；

图9为在低电压下读取图6中的存储器装置的时序图；

图10为本发明的另一实施例的存储器装置的功能方块图。

符号说明：

refbias参考偏压

latch第一数据闩锁信号

latchb第二数据闩锁信号

ecc-0、ecc-1错误订正编码

vcc供应电压

cr-0、cr-1快取暂存器

pr页面读取

50感测时间

60错误订正编码时间

70低电压

80额定电压

90高电压

100、200、600、700、800时脉信号

120时序操作

121命令输入操作

122定址载入操作

123、210、310感测操作

124、230、320错误订正编码操作

125数据输出操作

130数据闩锁信号

132时间点

220、330被浪费的时间

500存储器装置

510快闪存储器阵列

520感测放大器阵列

521-526感测放大器

530虚设存储器单元

532虚设感测放大器

540驱动器

550数据闩锁阵列

560错误订正电路

562存储器控制器

570存储器装置

571快闪存储器阵列

572感测放大器

573虚设阵列

574虚设感测放大器

575-576、581-586比较器

577、579反向器

578与门

591-596闩锁器

599存储器控制器

620时序操作

621命令输入操作

622定址载入操作

623感测操作

624错误订正编码操作

625数据输出操作

630虚设感测以及主阵列感测使能信号

632虚设感测以及主阵列感测使能脉冲

640数据闩锁信号

642数据闩锁脉冲

具体实施方式

快闪存储器装置可具有各式各样的配置，包含串联及并联的或非型快闪存储器，以及串联及并联的与非型快闪存储器。此类的快闪存储器一般都使用多个感测放大器构成的一阵列来读取快闪存储器阵列中的数据。这些感测放大器是模拟电路，其可感测一组已定址(addressed)的存储器单元中的数据，并且该等感测放大器可将这些感测到的数据闩锁至快速存储元件(fastmemoryelements)的一阵列(单一列或多个列)，以便后续被数字电路进行处理，例如可被错误订正编码电路处理，该错误订正编码电路是用于nand型存储器阵列的芯片上，并且逐渐地用在nor型存储器阵列上。一个可用来说明的感测放大器的示范例可如美国专利号no.8,953,384中所描述。美国专利号no.8,953,384是在西元2015年2月10号授权予陈等人，在此援引此专利的全文并入本文中。快速存储器元件、页面缓冲器、错误订正编码电路的示范例以及其相对应的操作是描述于如华邦电子公司在西元2013年11月26号发布的w25n01gv文件(spiflash3v1g-bitserialslcnandflashmemorywithdual/quadspi&continuousread:preliminaryrevisionb)、于西元2014年3月4号授权予gupta等人的美国专利号no.8,667,368、于西元2015年9月8号授权予michael等人的美国专利号no.9,128,822以及于西元2014年9月18号以jigour等人之名公开的美国公开号no.2014/0269065。在此援引这些文件与专利的全部内容于本文中。

快速读取效能是在一快闪存储器装置中最需要的。对于需要芯片内执行(execute-in-place)以及程序代码遮蔽(codeshadowing)的应用中，连续性的页面读取(continuouspageread)是在高效能读取中一个具有特别优势的类型。快速读取效能是适用于使用nor型快闪存储器的低、中密度存储器装置。举例来说，可参考于华邦电子公司在西元2014年11月18号发布的w25q16dv文件(spiflash3v16m-bitserialflashmemorywithdualandquadspi,rev.i)。采用nand型快闪存储器的高密度存储器装置也可达成快速读取效能。图1是显示具有错误订正编码的连续页面读取pr操作的时序波形示意图，其用于包含感测及错误订正编码ecc-0、ecc-1操作的nand型快闪存储器阵列中。所述nand型快闪存储器阵列包括多个快取暂存器cr-0及cr-1。有关图1的详细说明是记载于先前所提及的美国专利号no.8,667,368，在此引用其全部的内容于本文中。

由于读取效能一般在供应电压vcc为额定电压时会得到最佳化，因此当供应电压vcc高于或低于额定电压时，读取效能可能会受到影响。图2为在感测时间50以及错误订正编码时间60内供应电压vcc的变化的示意图。图中所示的所有数值为示范性的例子，并可能会根据不同的存储器类型以及容量而有所不同。图3、4以及5为在感测时间50以及错误订正编码时间60内供应电压vcc的变化如何影响读取效能的示意图。

图3为一读取操作的简化时序图，其显示了一时脉信号100、各种示范性的时序操作120(例如命令输入操作121、定址载入操作122、感测操作123、错误订正编码操作124以及数据输出操作125)，以及一数据闩锁信号130。数据闩锁信号130在时间点132产生脉冲，用以在错误订正编码操作124开始时将感测到的数据闩锁至快速存储器元件的一阵列内。感测操作123分配有m个时脉信号，而错误订正编码操作124分配有n个时脉信号。请同时参考图2，在供应电压vcc为额定电压80且额定电压80例如为1.8伏特的情况下(本发明不为此限，在其他的例子中，额定电压亦可为3.3伏特)，感测时间可示范性地为35毫微秒，并且错误订正编码时间可示范性地为10毫微秒。因此，感测时间以及错误订正编码时间的比例可为7比2，也就是，时脉信号的数目m与n的比例为7比2。在此情况下，读取时间以及错误订正编码时间两者可以达到最佳化并且不会浪费任何时间。

不幸地，由于模拟读取感测电路的敏感度、较小范围的数字错误订正编码电路、供应电压vcc的变化、温度以及操作参数的关系，在供应电压vcc大于额定电压80(以下称高电压)与小于额定电压80(以下称低电压)的情况下的读取效能可能会相当不同。

在供应电压vcc为高电压90且高电压90例如为1.9伏特的情况下，感测时间可示范性的为8毫微秒，并且错误订正编码时间可示范性地为8毫微秒。在这个例子中，模拟读取感测电路的操作速度比预定的读取感测速度快。如图4所示，当m与n的比例根据额定电压80设定为7比2时，在错误订正编码操作230需要n个时脉信号的持续时间的情况下，模拟的感测操作210在少于m个时脉信号的持续时间内提前完成，而产生了被浪费的时间220。亦即，在高电压的情况下，m与n的最佳比例为2比2，与根据额定电压80所设定的7比2差异很大。

在供应电压vcc为低电压70且低电压70例如为1.7伏特的情况下，感测时间可示范性的为50毫微秒，并且错误订正编码时间可示范性地为12毫微秒。在这个例子中，模拟读取感测电路的操作速度比预定的读取感测速度慢。如图5所示，当m与n的比例根据额定电压80设定为7比2时，模拟的感测操作310需要m个时脉信号的持续时间，而错误订正编码操作320则在少于n个时脉信号的持续时间内提前完成，而产生了被浪费的时间330。亦即，在低电压的情况下，m与n的最佳比例约为8.3比2，与根据额定电压80所设定的7比2差异很大。

图6为一示范性的存储器装置500的方块示意图。存储器装置500藉由分配一预定数目的时脉信号给感测操作以及错误订正编码操作的组合而非单独分配给感测操作或错误订正编码操作，并且在高电压时以较高频率的条件操作，在低电压时以较低频率的条件操作，使得感测操作以及连续性的错误订正编码操作得以在电压范围内完成而不会浪费时间。存储器装置500使用至少一虚设感测放大器以及一虚设存储器单元来控制数据闩锁信号速度，以使感测以及错误订正编码可在不浪费时间下进行。存储器装置500是简化过后来表示示范性的读取电路，其包含一可定址的快闪存储器阵列510(其中定址电路为了简洁在此省略)。快闪存储器阵列510可以是任何适合的类型或是快闪存储器单元的类型的组合以及错误订正编码操作所需或所期望的存储器架构。举例来说，快闪存储器阵列510可包含一nand型快闪存储器阵列或一nor型快闪存储器阵列，或是其二者的组合。快闪存储器阵列510的多个单元可以藉由一感测放大器阵列520来感测，并且存储在已定址的单元内的数字数值会被闩锁至快速存储器元件所构成的一数据闩锁阵列550。本实施例中，感测放大器阵列520可包括感测放大器521至526。数据闩锁阵列550可具有任何类型的快速存储器元件，例如常用在nor型存储器装置中的数据闩锁电路的一维阵列，或者可以是一个较复杂的阵列，例如特别适用于nand型存储器装置的一页面缓冲器(pagebuffer)，其具有以两部分所构成的数据暂存器以及以两部分所构成的一快取暂存器。更详尽的描述可以参考先前所提及的美国专利号no.8,667,368、美国专利号no.9,128,822以及美国公开号no.2014/0269065。这些专利皆在此引用其全部的内容于本文中。存储器装置500也可包含一错误订正电路560，其是可为任何类型的错误订正编码电路以实施任何适合的类型的错误订正编码演算法，其包含一统一错误订正编码电路(unitaryecccircuit)或以两个或多个区块(section)编排的错误订正编码电路，该两个或多个区块是对应于在一页面缓冲器中的快取暂存器的多个部份。更详尽的描述可以参考先前所提及的美国专利号no.8,667,368、美国专利号no.9,128,822以及美国公开号no.2014/0269065。这些专利皆在此引用其全部的内容于本文中。

存储器装置500也包含了一虚设感测放大器532以及一驱动器540。虚设感测放大器532可与在感测放大器阵列520中的感测放大器521-526具有相同或实质相同的电路特征。在完成一或多个虚设存储器单元530的读取操作后，虚设感测放大器532提供其输出给一驱动器540，驱动器540是提供一数据闩锁信号给数据闩锁阵列550以闩锁数据并且开始进行错误订正编码操作。

存储器装置500也可以包含一存储器控制器562，其是耦接于存储器装置500的电路(例如快闪存储器阵列510、感测放大器阵列520、虚设感测放大器532以及错误订正电路560)。存储器控制器562可包含用以控制存储器装置500的逻辑元件以及存储器元件(例如暂存器)。

图7为本发明的存储器装置500在额定电压下的读取操作的一简化时序示意图。图7表示了一时脉信号600，各种不同的示范性的时序操作620(例如命令输入操作621、定址载入操作622、感测操作623、错误订正编码操作624以及数据输出操作625)、一虚设感测以及主阵列感测使能信号(dummysenseandmainarraysenseenablesignal)630以及一数据闩锁信号640。虚设感测以及主阵列感测使能脉冲632在定址载入操作622完成后产生，用以控制感测操作623的开始。一数据闩锁脉冲642实质地在感测操作623完成时产生，用以将感测到的数据闩锁至快速存储器元件构成的数据闩锁阵列550内并且控制错误订正编码操作624的开始。在额定电压下，感测操作623以及错误订正编码操作624是发生在m+n个时脉信号的持续时间上。虽然感测操作623是如图所示发生在m个时脉信号的持续时间上，并且错误订正编码操作624是发生在n个时脉信号的持续时间上，但这仅仅是个示范性的例子并且不代表m个时脉信号要被分配给感测操作623或是n个时脉信号要分配给错误订正编码操作624。取而代之的是，m+n个时脉信号的总和是分配给合并的感测操作623以及错误订正编码操作624。以图2所显示的数值为例，感测操作623以及错误订正编码操作624总共的时间是35加上10毫微秒，亦即45毫微秒，而感测操作以及错误订正编码操作所使用的时脉数目的比例是7比2或3.5，并且在额定电压下不会有时间被浪费掉。

根据本发明，有利的是，在整个特定的供应电压vcc的操作范围中，感测操作623以及错误订正编码操作624是全体地发生在m+n个时脉信号的时间区间内，而没有限制感测操作623或错误订正编码操作624是具有任何特定的m个或n个时脉信号。

图8表示了在高电压下的一读取操作的时序示意图。如图所示，m+n个时脉信号发生于在高电压下，并且在这样的时脉速度以及数据闩锁信号产生的时间点下，错误订正编码操作624会带有可忽略的延迟而实质上接续在感测操作623后，因而没有任何时间的浪费。大大加快的感测操作623是发生在少于m个时脉信号的时间，而错误订正编码操作624是发生在大于n个时脉信号的时间。感测操作以及错误订正编码操作的时间是各自为8毫微秒以及8毫微秒，以使感测操作以及错误订正编码操作的比例是1比1或1.0(小于在额定电压下的3.5)。在图2中，感测操作以及错误订正编码操作的总共时间是16毫微秒，基于时脉信号的总计数目为7+2＝9，因此产品时脉频率(productclockfrequency)为562.5mhz。将图8的例子与图4的例子相比，图4的最大时脉频率是受限于错误订正编码操作，根据错误订正编码操作时间为8毫微秒(图2中)且时脉信号的数目为2，所产生的产品时脉频率为250mhz。因此，虽然实际上最大时脉频率可能会受限于其他的设计因素，但相较于图4的读取操作的频率，使用了图6的实施方式结合图8的读取操作可以操作在较高的频率。

图9表示了在低电压下的一读取操作的时序示意图。如图所示，m+n个时脉信号发生于低电压下，并且在这样的时脉速度以及数据闩锁信号产生的时间点下，错误订正编码操作624会带有可忽略的延迟而实质上接续在感测操作623后，因而没有任何时间的浪费。大大减慢的感测操作623是发生在多于m个时脉信号的时间，而错误订正编码操作624是发生在小于n个时脉信号的时间。感测操作以及错误订正编码操作的时间是各自为50毫微秒以及12毫微秒，因而感测操作以及错误订正编码操作的比例是25比6或4.2(大于在额定电压下的3.5)。在图2中，感测操作以及错误订正编码操作的总共时间是62毫微秒，基于时脉信号的总计数目为7+2＝9，因此产品时脉频率为145mhz，这在本发明的实施例是可以实现的。相对地，在图5的例子中，最大时脉频率是受限于感测操作，基于感测操作的时间为50毫微秒(图2中)且时脉信号的数目为7，所产生的产品时脉频率为140mhz。因此，相较于图5的读取操作的频率，使用了图6的实施方式结合图9的读取操作可以操作在一个较高的频率。

图10为一示范性的存储器装置570的方块示意图，其是相似于图6中的存储器装置500，但增加了额外的实施细节。存储器装置570包含一快闪存储器阵列571以及一虚设阵列573，虚设阵列573包含一虚设读零单元(dummyread-zerocell)以及一虚设读一单元(dummyread-onecell)。虚设阵列573可以为主要阵列(快闪存储器阵列571)的一部分，或者为一分离的迷你阵列。虽然图中只表示了一对虚设读零单元以及虚设读一单元，但可根据存储器装置570中的感测以及错误订正编码电路的组数(图中为了简化缘故只表示一组)，以及一对虚设读零单元以及虚设读一单元是否关联于整体的存储器、一个存储器区块或一页面的存储器而来使用更多对的虚设读零单元以及虚设读一单元。存储器装置570也可以包含用于快闪存储器阵列571的感测放大器572以及用于虚设阵列573的虚设感测放大器574。这些感测放大器572的输出会与一参考单元(图中未表示)所提供的一参考偏压在各个比较器581-586中进行比较以决定存储在这些定址存储器单元中的数字数值，接着会闩锁在各自的闩锁器591-596内。闩锁器591-596的输出会提供给错误订正电路560用以进行错误订正编码操作，并且可以将来自存储器装置570的读取数据提供给输出电路(图中未表示)。虽然图中只有表示单一列的闩锁器591-596，但可额外使用一或多个列的闩锁器，并且错误订正电路560可以由一不同列或多个列的闩锁器接收数据或提供数据给一不同列或多个列的闩锁器。

闩锁器591-596中的每一个可以表示为在通道晶体管逻辑内的一d栅极闩锁(gateddlatch)，并且包含两个交叉耦合的反向器，上述两个反向器的输出与输入是由两个通道栅极依据第一数据闩锁信号latch以及第二数据闩锁信号latchb来控制。闩锁器591-596仅为快速数字存储器元件的一个合适类型的例子，并且很多不同类型的快速数字存储器元件，包含各式各样类型的正反器以及闩锁器是适用在快闪存储器装置并且在本技术领域为公知的。

这些虚设感测放大器574的输出会与一参考单元(图中未表示)所提供的一参考偏压refbias在各个比较器575-576中进行比较以产生互补的第一数据闩锁信号latch以及第二数据闩锁信号latchb。第二数据闩锁信号latchb可通过反向器579来产生。第一数据闩锁信号latch对应于图7、8以及9中的数据闩锁信号640。由虚设读零单元所决定的比较器575的输出是通过一反向器577施加到一与门578(andgate)的第一输入端，而由虚设读一单元所决定的比较器576的输出是施加到与门578(andgate)的第二输入端。虚设读零单元以及虚设读一单元在感测时间时的差异是以一脉冲表现在与门578的输出端，并且是应用为第一数据闩锁信号latch以及第二数据闩锁信号latchb来控制闩锁器591-596并且开始进行错误订正编码操作。这样的实施方式使在虚设阵列573中的虚设读零单元以及虚设读一单元以及虚设感测放大器574受到如同快闪存储器阵列571以及感测放大器572中的快闪存储器单元实质相同的电压、操作以及温度条件。

存储器装置570也可包含一存储器控制器599，其是耦接于存储器装置570的电路如快闪存储器阵列571、多个感测放大器572、虚设感测放大器573以及错误订正电路560，并且存储器控制器599包含逻辑元件以及存储器元件如暂存器，用以控制存储器装置570。

在虚设阵列573中的虚设读零单元以及虚设读一单元可以被修改(trimmed)以控制第一数据闩锁信号latch以及第二数据闩锁信号latchb的速度，并且从而达成在读取速度与品质之间的一个所需的平衡。虚设读零单元可以被修改为具有最慢的主要阵列数据读零速度，而虚设读一单元可以被修改为具有最慢的主要阵列数据读一速度。如果需要的话，可以提供一合适的误差范围。一快闪存储器单元的读取速度会取决于一参考单元电流以及一存储器单元电流的差异，其中参考单元电流(如参考偏压)与存储器单元电流将被施加给各个比较器581-586。举例来说，在参考单元电流为12微安培的例子中，一最小的虚设读一单元电流可为22微安培，并且一最大的虚设读零单元电流可为2微安培。示范性地，该虚设读一单元电流可以被修改为20微安培，并且该虚设读零单元电流可以被修改为4微安培。这种修改可以用任何已知的方式来完成，例如藉由设计虚设单元(包含虚设读零单元以及虚设读一单元)具有不同于存储器单元的一负载，或者对每一虚设单元使用多个单元，再或者藉由写入到虚设单元。

当这些感测操作完成时，数据闩锁信号可以用来降低甚至关闭快闪存储器阵列571，藉以减少电力消耗。这种对快闪存储器阵列571的电力控制在低频下是特别有利的。

本发明于内文中的描述(包含其应用以及优点)为示范性的并且并非意图限制本发明于权利要求中所提出的权利范围。本发明于此所揭露的实施例是可以变动或修改的，并且实施例中的各个元件的替代以及等效置换可为本领域技术人员所理解。举例来说，除了有确定说明外，本文中所提出的特定数值为示范性的，并且可因设计考量而变化。其中诸如“第一”和“第二”的词是用来区别的用词，不应被解释为其意味着一顺序或整体的一个特定部分。在不脱离本发明的范围和精神的情况下，可以将本发明所揭露的这些和其它的实施例进行变形或修改(其中包括实施例的各种元件的替代与等效置换)，其中包括本发明所列的权利要求。