用于减小存储器中首次读取效应的虚拟电压的制作方法

背景技术：

本技术涉及存储器设备的操作。

半导体存储器设备已经变得越来越流行用于各电子设备。例如，非易失性半导体存储器用于蜂窝电话、数码相机、私人数量助理、移动计算设备、非移动计算设备和其他设备。

电荷储存材料(比如浮栅)或电荷俘获材料可以用于此类存储器设备中，从而存储代表数据状态的电荷。电荷俘获材料可以被竖直地安排在三维(3d)堆叠的存储器结构中、或水平地安排在二维(2d)存储器结构中。3d存储器结构的一个示例是包括一摞交替的导电层和电介质层的位成本可缩放(bics)架构。

存储器设备包括可以安排成串的存储器单元，例如，其中，选择栅晶体管被设置在串的末端以将串的沟道选择性地连接至源线或位线。然而，运行此类存储器设备存在各种挑战。

附图说明

图1是示例存储器设备的框图。

图2a描绘了图1的存储器结构126的示例2d配置中的多块存储器单元。

图2b描绘了nand串中的示例电荷俘获存储器单元的截面视图，作为图2a中的存储器单元的示例。

图2c描绘了图2b的结构沿着线429的截面视图。

图2d描绘了示例存储器单元500。

图3是图1的存储器结构126的示例3d配置中包括块组的存储器设备600的透视图。

图4描绘了图3的所述块之一的一部分的示例截面视图。

图5描绘了图4的堆叠中的存储器孔直径的绘图。

图6描绘了图4的堆叠中区域622的近视图。

图7a描绘了与图4一致的3d配置中的子块中nand串的示例视图。

图7b描绘了图7a的子块sb0至sb3的附加细节。

图8a描绘了存储器单元的示例vth分布，其中使用了两种数据状态，并观察vth的漂移。

图8b描绘了存储器单元的示例vth分布，其中使用了四种数据状态，并观察vth的漂移。

图8c描绘了存储器单元的示例vth分布，其中使用了八种数据状态，并观察vth的漂移。

图8d描绘了存储器单元的示例vth分布，其中使用了十六种数据状态。

图8e描绘了竖直轴线上vth(dvth)相对水平轴线上处于不同数据状态的单元的vth的变化的绘图。

图9描绘了示例编程操作的波形。

图10a1描绘了编程操作中的示例波形的绘图。

图10a2描绘了与图10a1相对应的沟道电压(vch)的绘图。

图10b1描绘了读取操作中的示例波形的绘图。

图10b2描绘了与图10b1相对应的沟道电压(vch)的绘图。

图10c描绘了存储器单元上的控制栅电压和沟道电压，当在读出操作中降低所述控制栅电压时所述存储器单元充当电容器。

图10d描绘了图6的存储器单元(mc)的一部分，示出了在弱编程过程中向电荷俘获区域中的电子注入。

图10e描绘了针对三种不同情况示出了示例存储器单元的vth的变化的绘图。

图11a描绘了字线的示例虚拟电压与字线的后续经向上耦合电压的绘图。

图11b描绘了沟道电压的绘图，所述沟道电压从起始电平被向下耦合并随后返回所述起始电平，与图11a一致。

图12a描绘了与图11a的绘图相对应但示出了字线的经向上耦合电压在较长时间段上的衰退的绘图。

图12b描绘了与图11b的绘图相对应的但示出了较长时间段上的沟道电压的绘图，与图12a一致。

图12c描绘了与经向上耦合字线连接的存储器单元的vth绘图，与图12a和图12b一致。

图13a描绘了与图11a的绘图相对应但示出了字线的虚拟电压与字线的后续经向上耦合电压的两个实例的绘图。

图13b描绘了示出沟道电压的绘图，与图13a一致。

图13c描绘了与经向上耦合字线连接的存储器单元的vth绘图，与图13a和图13b一致。

图14a描绘了用于判定何时执行字线的向上耦合的示例过程，与图11a至图13c一致。

图14b描绘了图14a的过程的示例实现方式，其中，在编程或读取操作之后流逝的时间达到指定时间时触发字线的向上耦合。

图14c描绘了图14a的过程的示例实现方式，其中，在读取错误的数目超过指定数量时触发字线的向上耦合。

图14d描绘了图14a的过程的另一种示例实现方式，其中，在经过指定时间段之后，经调整的电压用于读取操作。

图14e描绘了用于执行字线的向上耦合的示例过程，与图14a的步骤1402一致。

图15描绘了用于执行不同组块中字线的向上耦合的示例序列。

图16描绘了向块中的字线和选择栅线施加电压的示例电路。

具体实施方式

提供了用于提高存储器设备中读取操作的准确度的技术。还提供了相应的存储器设备。

在一些存储器设备中，存储器单元彼此连接，比如在块或字块中的nand串中。每个nand串包括多个存储器单元，串联连接在(连接至位线的nand串的漏极侧的)一个或多个漏极侧sg晶体管(sgd晶体管)与(连接至源线的nand串的源极侧的)一个或多个源极侧sg晶体管(sgs晶体管)之间。进一步，所述存储器单元可以被安排具有充当控制栅的公共控制线(例如，字线)。字线集合从块的源极侧延伸至块的漏极侧。存储器单元可以连接在其他类型的串中并同样可以通过其他方式连接。

所述存储器单元可以包括：有资格用于存储用户数据的数据存储器单元，以及没有资格用于存储用户数据的虚拟或非数据存储器单元。虚拟字线连接至虚拟存储器单元。一个或多个虚拟存储器单元可以设置在一串存储器单元的漏极端和/或源极端，从而提供沟道坡度的渐变。

在编程操作过程中，根据字线编程顺序对所述存储器单元进行编程。例如，编程可以开始于所述块的源极侧处的字线，并前进至所述块的漏极侧处的字线。在一种方式中，在对下一个字线进行编程之前，每个字线被完整地编程。例如，使用一个或多个编程轮次对第一字线wl0进行编程，直到编程完成。接下来，使用一个或多个编程通道对第二字线wl1进行编程，直到编程完成，并依次类推。编程轮次可以包括一组渐增的编程电压，所述渐增的编程电压在对应的编程循环或编程-验证迭代中被施加于字线，比如图9中所描绘的。在用于判定存储器单元是否已经完成编程的每个编程电压之后，可以执行验证操作。当针对存储器单元完成编程时，可以防止其进一步编程，同时在随后的编程循环中对其他存储器单元继续编程。

还可以根据子块编程顺序对所述存储器单元进行编程，其中，在对另一字块中的存储器单元进行编程之前，对一个子块、或块的一部分中的存储器单元进行编程。

每个存储器单元可以根据编程命令中的写数据与数据状态相关联。基于其数据状态，存储器单元将或者保持已擦除态或被编程至已编程状态。例如，在一比特每单元的存储器设备中，存在两种数据状态，包括已擦除状态(eslc)和已编程状态(pslc)(见图8a)。在二比特每单元的存储器设备中，存在四种数据状态，包括已擦除状态和被称为a、b和c数据状态的三种更高的数据状态(见图8b)。在三比特每单元的存储器设备中，存在八种数据状态，包括已擦除状态和被称为a、b、c、d、e、f和g数据状态的七种更高的数据状态(见图8c)。在四比特每单元的存储器设备中，存在十六种数据状态，包括已擦除状态和十五种更高的数据状态。所述数据状态可以被称为s0、s1、s2、s3、s4、s5、s6、s7、s8、s9、s10、s11、s12、s13、s14和s15数据状态(见图8d)，其中，s0是已擦除状态。

在对存储器单元进行编程之后，可以在读取操作中将数据读回。读取操作可以涉及施加一系列读取电压至字线，同时读出电路判定连接至字线的单元在导通状态还是在非导通状态。如果一个单元处于非导通状，存储器单元的vth超过读取电压。所述读取电压被设置为被期望在相邻数据状态的阈值电压电平之间的电平。

然而，已经观察到，存储器单元的vth可以取决于读取操作发生的时间而漂移。例如，当编程操作或另一读取操作之后读取操作相对短时间地(例如，几秒或几分钟)发生时，在一些较低状态存储器单元中可以观察到vth上移。在编程操作或另一读取操作中对所述单元进行读出之后，vth会由于对所述单元的弱编程而上移。对所述单元的读出涉及向所选择的字线施加读出电压(例如，读取或验证电压)。同时，通过电压被施加至未选择的字线并被降压。此降压暂时地减小电容性耦合所导致的沟道电压。当所述沟道电压回升至其标称电平，这同样由于电容性耦合而导致字线电压的升高。处于经向上耦合电压的字线可以引起对所述单元的弱编程。然而，随着所述单元的电荷俘获材料中所俘获的电子被解俘获并返回沟道(例如在比如几小时的时间段内)，vth逐渐降低。

vth上移可能未强到足以对较高状态存储器单元进行编程。

而且，上电事件之后，例如当存储器设备被上电以供使用时，会发生检查坏块的操作。此操作包含将字线线设置为0v。结果，伴随vth上移，字线电压的任何向上耦合被去除。

字线被向上耦合并且所述单元被弱编程的情形可以被视为正常读取情形，因为它常见地发生。可以基于这种正常读取情形(还称为向上耦合情形)设置读取电压。这是合理的，因为在实践中，存储器设备中将频繁地发生读取操作。字线不被向上耦合并且所述单元不被弱编程的情形可以被视为非正常或非向上耦合读取情形。在之前的编程和读取操作之后、或例如上电事件之后，当首先相对长时间地读取所述单元时，可以发生这种情形。这种情形被称为“第一读取”情形。

在此提供的技术解决了上述以及其他问题。一方面，虚拟电压被施加于字线，从而引起字线的向上耦合与弱编程。例如，这可以发生于自从上一次编程或读取操作后流逝了指定量的时间时。所述虚拟电压是模拟编程或读取操作的读出电压的电压，并因此对字线具有相同的向上耦合效果。然而，在虚拟电压过程中不需要执行读出操作，从而使得时间和功率损耗损失被最小化。还可以在检测到上电事件时施加虚拟电压。在所述虚拟电压的降压之后可以在指定时间内使所述字线电压浮置。

下面描述了各种其他特征和益处。

图1是示例存储器设备的框图。存储器设备100可以包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126(比如存储器单元阵列)、控制电路110、和读取/写入电路128。存储器结构126是由字线通过行解码器124以及由位线通过列解码器132可寻址的。所述读取/写入电路128包括多个读出块sb1、sb2、......sbp(读出电路)并允许对一页存储器单元并行地读取或编程。通常，控制器122作为所述一个或多个存储器管芯108包括在同一存储器设备100(例如，可移除式存储卡)中。命令和数据在主机140与控制器122之间通过数据总线120传递、并在所述控制器与所述一个或多个存储器管芯108之间通过线118传递。

存储器结构可以是2d或3d。存储器结构可以包括一个或多个存储器单元阵列，包括3d阵列。存储器结构可以包括单片式3d存储器结构，其中，在不具有干涉衬底的单个衬底(比如晶片)上(而不是在其中)形成多个存储器级。存储器结构可以包括任何类型的非易失性存储器，所述非易失性存储器单片地形成于存储器单元阵列的一个或多个物理级中，所述存储器单元阵列具有安置在硅衬底上方的有源区域。存储器结构可以在具有与所述存储器单元的操作相关联的电路的非易失性存储器设备中，无论所述相关联的电路在所述衬底上方还是其内部。

控制电路110与读取/写入电路128合作来对存储器结构126执行存储器操作，并且包括状态机112、片上地址解码器114、和功率控制模块116。状态机112提供对存储器操作的芯片级控制。状态机可以包括计时器112a用来确定何时执行对字线的向上耦合，如下文进一步讨论的。所述计时器可以测量自上次读出操作之后的时间。可以提供存储区域113，例如针对如下文进一步讨论的编程和读取参数。

片上地址解码器114向解码器124和132所使用的硬件地址提供主机与存储器控制器之间使用的地址接口。功率控制模块116控制在存储器操作过程中被提供给字线、选择栅线和位线的功率和电压。它可以包括用于字线、sgs和sgd晶体管以及源线的驱动器。见图16。在一种方式中，读出块可以包括位线驱动器。sgs晶体管是nand串的源极端的选择栅晶体管，并且sgd晶体管是nand串的漏极端的选择栅晶体管。

在一些实现方式中，可以将所述部件中的一些组合。在各种设计中，除了存储器结构126以外的部件中的一个或多个(单独地或组合地)可以被当做至少一个控制电路，所述至少一个控制电路被配置成用于执行在此所披露的包括图14a至图14e的流程图的步骤的技术。例如，控制电路可以包括以下各项中的任意一项或组合：控制电路110、状态机112、解码器114和132、功率控制模块116、读出块sbb,sb2,......sbp、读取/写入电路128、控制器122等。

片外控制器122可以包括处理器122c、存储设备(存储器)(比如rom122a和ram122b)和错误校正码(ecc)引擎245。ecc引擎可以对vth分布的上尾变得过高时造成的读取许多读取错误进行校正。ecc引擎可以用于对读取操作中的错误数量进行计数并使用此数量来判定是否执行字线的向上耦合，如下文进一步讨论的。

存储设备包括代码，比如指令集，并且处理器可操作以执行所述指令集从而提供在此所描述的功能。可替代地或另外，处理器可以从存储器结构的存储设备126a访问代码，比如一个或多个字线中的存储器单元的保留区域。

例如，代码可以被控制器用来访问存储器结构，比如用于编程、读取和擦除操作。所述代码可以包括引导代码和控制代码(例如，指令集)。所述引导代码是在引导和启动过程中初始化控制器并使得控制器能够访问存储器结构的软件。所述代码可以被控制器用来控制一个或多个存储器结构。在被上电时，处理器122c从rom122a或存储设备126a取回引导代码进行执行，并且引导代码对系统部件进行初始化并将控制代码加载至ram122b。一旦控制代码被加载至ram中，由处理器对其进行执行。所述控制代码包括用于执行基本任务的驱动器，比如控制和分配存储器、为指令处理指定优先权、以及控制输入和输出端口。

一般地，控制代码可以包括用于执行在此所述功能(包括下文进一步讨论的流程图的步骤)的指令，并且提供包括下文进一步讨论的那些的电压波形。

在一个实施例中，主机是计算设备(例如，膝上机、台式机、智能电话、平板、数码相机)，所述计算设备包括一个或多个处理器、一个或多个处理器可读存储设备(ram、rom、闪存存储器、硬盘驱动、固态存储器)，所述一个或多个处理器可读存储设备存储处理器可读代码(例如，软件)以便对所述一个或多个处理器进行编程从而执行在此所述的方法。所述主机还可以包括附加系统存储器、一个或多个输入/输出接口和/或与所述一个或多个处理器联通的一个或多个输入/输出设备。

还可以使用除nand闪存存储器之外其他类型的非易失性存储器。

半导体存储器设备包括易失性存储器设备(如动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”))、非易失性存储器设备(如电阻式随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存(其还可以被考虑为eeprom的子集)、铁电随机存取存储器(“fram”)、和磁阻随机存取存储器(“mram”))、以及能够存储信息的其他半导体元件。每种类型的存储器设备可以具有不同的配置。例如，闪存存储器设备可以被配置成nand或nor配置。

存储器设备可由无源和/或有源元件以任何组合来形成。通过非限制性示例的方式，无源半导体存储器元件包括reram设备元件，在一些实施例中，所述reram设备元件包括电阻率切换存储元件(比如反熔丝或相变材料)、和可选地操纵元件(比如二极管或晶体管)。进一步通过非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存设备元件，在一些实施例中，所述元件包括如浮栅、导电纳米颗粒、或电荷存储介电材料等包含了电荷存储区域的元件。

多个存储器元件可以被配置为使得它们串联或使得每个元件是可单独访问的。通过非限制性示例的方式，nand配置(nand存储器)中的闪存设备通常包含串联的存储器元件。nand串是包括存储器单元的串联晶体管与sg晶体管的集合的示例。

nand存储器阵列可以被配置为使得阵列包括多个存储器串，其中，串包括共享单个位线并作为群组被访问的多个存储器元件。替代性地，存储器元件可以被配置为使得每一个元件是可单独访问的(例如，nor存储器阵列)。nand和nor存储器配置是示例，并且可以另外地配置存储器元件。

位于衬底内和/或上方的半导体存储器元件可以被安排成两个或三个维度，比如2d存储器结构或3d存储器结构。

在2d存储器结构中，半导体存储器元件被安排在单个面或单个存储器设备级中。通常，在2d存储器结构中，存储器元件被安排在平面中(例如，x-y方向平面中)，所述平面基本上平行于支撑所述存储器元件的衬底的主表面延伸。基板可以是在其上方或在其中形成存储器元件层的晶片，或者其可以是在形成存储器元件之后附接至其上的载体基板。作为非限制性示例，基板可以包括如硅等半导体。

可以在单个存储器设备级中将存储器元件安排成有序阵列，如在多个行和/或列中。然而，可以在非规则或非正交配置中排列存储器元件。存储器元件中的每个存储器元件可以具有两个或更多个电极或接触线，如位线和字线。

3d存储器阵列被安排成使得存储器元件占用多个面或多个存储器设备级，由此在三个维度形成结构(即，在x、y和z方向，其中，z方向基本上垂直于并且x和y方向基本上平行于所述衬底的主表面)。

作为非限制性示例，3d存储器结构可以被竖直地安排成一摞2d存储器设备级。作为另一非限制性示例，3d存储器阵列可以被安排成多个竖直列(例如，基本上垂直于衬底的主表面延伸的列，即在y方向)，其中，每列具有多个存储器元件。所述列可以被安排成2d配置(例如在x-y平面内)，导致存储器元件的3d安排，其中，元件在多个竖直堆叠的存储器面上。存储器元件在三个维度的其他配置还可以组成3d存储器阵列。

通过非限制性示例的方式，在3dnand存储器阵列中，存储器元件可以被耦合在一起以在单个水平(例如，x-y)存储器设备级内形成nand串。可替代地，存储器元件可以被耦合在一起从而形成跨多个水平存储器设备级的竖直nand串。可以设想其他3d配置，其中，一些nand串包含单个存储器级中的存储器元件，同时其他串包含跨多个存储器级的存储器元件。3d存储器阵列还可以被设计成nor配置或reram配置。

通常，在单片式3d存储器阵列中，在单个衬底上方形成一个或多个存储器设备级。可选地，单片式3d存储器阵列还可以具有至少部分在所述单个衬底内的一个或多个存储器级。作为非限制性示例，基板可以包括如硅等半导体。在单片式3d阵列中，组成阵列的每个存储器设备级的所述层一般形成在阵列的底层存储器设备级的成上。然而，单片式3d存储器阵列的相邻存储器设备级的层可以是存储器设备级之间共享的或在其间具有干涉层。

可以单独地形成2d阵列并且然后将其封装在一起从而形成具有存储器的多个层的非单片式存储器设备。例如，通过在单独衬底上形成存储器级并且然后将所述存储器级堆叠在彼此顶上，可以构成非单片式堆叠的存储器。在堆叠之前可以将所述衬底打薄或从存储器设备级移除，但当存储器设备级被初始地形成于单独的衬底上时，产生的存储器阵列并非单片式3d存储器阵列。进一步，多个2d存储器阵列或3d存储器阵列(单片式或非单片式)可以形成于单独的芯片上并且然后被堆叠在一起以形成堆叠芯片存储器设备。

存储器元件的操作以及与存储器元件的通信通常需要相关联的电路。作为非限制性示例，存储器设备可以具有用于控制和驱动存储器元件完成如编程和读取等功能的电路。此相关联的电路可以位于与存储器元件相同的基板上和/或位于单独的基板上。例如，用于存储器读-写操作的控制器可以位于单独的控制器芯片上和/或位于与存储器元件相同的基板上。

本领域技术人员将理解的是，此技术并不限于所描述的2d和3d示例性结构，但覆盖在此所描述的并入本领域技术人员所理解的技术精神和范围内的所有相关存储器结构。

图2a描绘了图1的存储器结构126的示例2d配置中的多块存储器单元。所述存储器阵列可以包括许多块。每个示例块200、210包括许多nand串和所述块之间共享的对应位线，例如bl0、bl1......每个nand串在一端连接至漏极选择栅(sgd)，并且所述漏极选择栅的控制栅通过公共sgd线连接。nand串在其另一端连接至源极选择栅，所述源极选择栅进而连接至公共源线220。十六个字线(例如，wl0-wl15)在源极选择栅与漏极选择栅之间延伸。在一些情况下，不包含用户数据的虚拟字线也可以用于与选择栅晶体管相邻的存储器阵列。此类虚拟字线可以屏蔽边缘数据字线免受某些边缘效果。

可以设置在存储器阵列中的一类非瞬态存储器是浮栅存储器。还可以使用其他类型的非易失性存储器。例如，电荷俘获存储器单元可以使用非导电性介电材料代替导电性浮栅来以非易失性方式存储电荷。在示例中，由二氧化硅、氮化硅和二氧化硅(“ono”)形成的三层电介质被夹在导电控制栅与半导体之间。通过从单元沟道向氮化物中注入电子对所述单元进行编程，其中，所述电子被俘获并存储在有限区域内。所存储的电荷然后以可检测的方式改变单元沟道的一部分的阈值电压。通过向氮化物中注入热空穴来擦除所述单元。类似的单元可以被设置成分栅配置，其中，掺杂的多晶硅栅在存储器单元沟道的一部分上延伸从而形成单独的选择晶体管。

在另一种方式中，使用了nrom单元。在每个nrom单元中存储例如两个比特，其中，ono电介质层跨所述沟道在源极扩散与漏极扩散之间延伸。用于一个数据比特的电荷被本地化在与漏极相邻的电介质层，并且用于另一个数据比特的电荷被本地化在与源极相邻的电介质层。通过单独地读取电介质内的部分分离的电荷储存区域的二进制状态，获得多状态数据存储。还可以已知其他类型的非易失性存储器。

图2b描绘了nand串中的示例电荷俘获存储器单元的截面视图，作为图2a中的存储器单元的示例。此视图在作为图1的存储器结构126中的存储器单元的2d示例的、包括平坦控制栅和电荷俘获区域的存储器单元的字线方向。电荷俘获存储器可以用于nor和nand闪存存储器设备。这种技术使用绝缘体(比如sin薄膜)来存储电子，与使用导体(比如掺杂的多晶硅)来存储电子的浮栅mosfet技术相反。作为示例，字线(wl)424跨包括对应的沟道区域406、416和426的nand串延伸。字线的多个部分提供控制栅402、412和422。字线下方是ipd层428，电荷俘获层404、414和421，多晶硅层405、415和425以及隧穿层409、407和408。每个电荷俘获层在对应的nand串中连续地延伸。

存储器单元400包括控制栅402、电荷俘获层404、多晶硅层405和沟道区域406的一部分。存储器单元410包括控制栅412、电荷俘获层414、多晶硅层415和沟道区域416的一部分。存储器单元420包括控制栅422、电荷俘获层421、多晶硅层425和沟道区域426的一部分。

平坦控制栅的一个优点是可以将电荷俘获层制作得比浮栅更薄。另外，存储器单元可以更紧密地放置在一起。

图2c描绘了图2b的结构沿着线429的截面视图。所述视图示出了具有平坦控制栅和电荷俘获层的nand串430。所述nand串430包括sgs晶体管431，示例存储器单元400、433、434和435、以及sgd晶体管436。

nand串可以形成于包括p型衬底区域455、n型井456和p型井457的衬底上。n型源极/漏极扩散区域sd1、sd2、sd3、sd4、sd5、sd6和sd7形成于p型井457中。可以将沟道电压vch直接施加于衬底的沟道区域。存储器单元400包括控制栅402以及电荷俘获层404、多晶硅层405、隧穿层409和沟道区域406上方的ipd层428。

例如，控制栅层可以是多晶硅，并且隧穿层可以是氧化硅。ipd层可以是一摞高k电介质比如alox或hfox，所述高k电介质有助于提高控制栅层与电荷俘获或电荷储存层之间的耦合比例。电荷俘获层可以例如是氮化硅和二氧化硅的混合。

sgd和sgs晶体管具有与存储器单元相同的配置，但具有更长的沟道长度用于保证电流在被禁止的nand串内被截断。

在本示例中，层404、405和409在nand串中连续地延伸。在另一种方式中，可以将控制栅402、412和422之间的层404、405和409的部分移除，从而暴露沟道406的顶面。

图2d描绘了示例存储器单元500。存储器单元包括接收字线电压vwll0的控制栅cg、处于电压vd的漏极、处于电压vs的源极和处于电压vch的沟道。

图3是图1的存储器结构126的示例3d配置中包括块组的存储器设备600的透视图。在衬底上是存储器单元(存储元件)的示例块blk0、blk1、blk2和blk3以及具有供所述块使用的电路的周边区域604。例如，所述电路可以包括电压驱动器605，所述电压驱动器可以连接至所述块的控制栅层。在一种方式涨，在所述块中处于一般高度的控制栅层被一般地驱动。衬底601还可以在所述块下方携带电路，伴随在导电路径中被模拟用来携带电路的信号的一个或多个较低金属层。所述块形成于存储器设备的中间区域602。在存储器设备的较高区域603中，在导电路径中模拟一个或多个较高金属层用来携带电路的信号。每个块包括存储器单元的堆叠区域，其中，所述堆叠的交替层代表字线。在一种可能的方式中，每个块具有相反的层叠侧，竖直接触件从所述层叠侧向上延伸至较高金属层从而形成与导电路径的连接。虽然举例描绘了四个块，可以使用两个或更多个块，从而在x方向和/或y方向延伸。

在一种可能的方式中，平面的长度(在x方向)代表通向字线的信号路径在所述一个或多个较高金属层中延伸的方向(字线或sgd线方向)，并且平面的宽度(在y方向)代表通向位线的信号路径在所述一个或多个较高金属层中延伸的方向(位线方向)。z方向代表存储器设备的高度。

图4描绘了图3的所述块之一的一部分的示例截面视图。所述块包括交替的导电层与介质层的堆叠610。在本示例中，除了数据字线层(或字线)wll0-wll10之外，导电层包括sgd层，两个sgs层和四个虚拟字线层(或字线)wld1、wld2、wld3和wld4。所述电介质层被标记为dl0-dl19。进一步，描绘了所述堆叠的包括nand串ns1和ns2的多个区域。每个nand串包含存储器孔618或619，所述存储器孔充满了形成与字线相邻的存储器单元的材料。图6中更加详细的示出了所述堆叠的区域622。

所述堆叠包括衬底611、所述衬底上的绝缘薄膜612、和源线sl的一部分。ns1具有所述堆叠底部614的源极端613和所述堆叠顶部616的漏极端615。金属填充缝隙617和620可以跨所述堆叠周期性地设置，作为延伸穿过所述堆叠的互连件，比如用于将源线连接至所述堆叠上方的线。所述缝隙可以在形成字线的过程中使用并且随后充满金属。还描绘了字线bl0的一部分。导电过孔621将漏极端615连接至bl0。

图5描绘了图4的堆叠中的存储器孔直径的绘图。竖直轴线与图4的堆叠对齐并描绘了存储器孔618和619中由材料形成的柱的宽度(wmh)，例如直径。在这种存储器设备中，腐蚀穿过所述堆叠的存储器孔具有非常高的纵横比。例如，约25到30的深度-直径比例是常见的。所述存储器孔可以具有圆形截面。由于腐蚀过程，存储器孔和产生的柱宽度会沿着所述孔的长度而改变。通常，从存储器孔的顶部到底部(图5中的实线)，直径逐渐地变小。即，存储器孔为锥形，在所述堆叠的底部变窄。在一些情况下，在孔的顶部靠近选择栅处发生稍微变窄，从而使得在从存储器孔的顶部到底部(图5中的长虚线)逐渐变得更小之前，直径变得稍微更宽。例如，在本示例中，存储器孔宽度是堆叠中wl9级处的最大值。存储器孔宽度在wl10级稍微较小，并在wl8级到wl0级逐渐更小。

由于存储器孔和柱的直径的不均匀性，存储器单元的编程和擦除速度可以基于其沿着存储器孔的位置而变化。由于存储器孔的相对较小的直径部分，跨隧道氧化层的电场相对较强，从而使得编程和擦除速度较高。

在另一种可能的实现方式中，短虚线所表示的，所述堆叠被制造成两个层叠。底部的层叠首先形成为具有对应的存储器孔。顶部的层叠则被形成为具有与所述底部层叠中的存储器孔对齐的对应的存储器孔。每个存储器孔为锥形，从而使得形成两倍锥形存储器孔，其中，宽度增大、然后减小并再次增大，从堆叠的底部移动至顶部。

由于存储器孔的宽度的不均匀性，存储器单元的编程和擦除速度可以基于其沿着存储器孔的位置而变化，例如基于其在堆叠中的高度。由于存储器孔的较小直径，跨隧道氧化层的电场相对较强，从而使得编程和擦除速度相对较高。

图6描绘了图4的堆叠中区域622的近视图。在字线层与存储器孔交叉处，在堆叠的不同级形成存储器单元。在本示例中，sgd晶体管680和681设置在虚拟存储器单元682和683以及数据存储器单元mc上方。沿着存储器孔630的侧壁(sw)和/或每个字线层内可以沉积多个层，例如使用原子层沉积。例如，每一列(例如，由存储器孔内的材料形成的柱)可以包括电荷俘获层663或薄膜(比如sin或其他氮化物)、隧穿层664、沟道665(例如，包括多晶硅)、和电介质内核666。字线层可以包括阻挡性氧化层/块高k材料660、金属势垒661、和作为控制栅的导电金属662比如钨。例如，提供了控制栅690、691、692、693和694。在本示例中，除了金属之外的所有层都设置在存储器孔中。在其他方式中，所述层中的一些可以在控制栅层中。类似地在不同的存储器孔中形成了附加柱。柱可以形成nand串的柱形有源区域(aa)。

当存储器单元被编程时，电子被存储在于存储器单元相关联的电荷俘获层的一部分中。所述电子被从沟道、并穿过隧穿层牵引至电荷俘获层中。存储器单元的vth与所存储电荷的量成比例(例如，伴随着其增大)增大。在擦除操作过程中，所述电子返回沟道。

存储器孔中的每一个可以填充有多个环形层，包括阻挡性氧化层、电荷俘获层、隧穿层和沟道层。所述存储器孔中的每一个的内核区域填充有主体材料，并且所述多个环形层在所述存储器孔中的每一个中的内核区域与字线之间。

nand串可以被视为具有浮置主体沟道，因为所述沟道的长度并非形成于衬底上。进一步，nand串由堆叠中在彼此上方、并被电介质层彼此分离的多个字线层提供。

图7a描绘了与图4一致的3d配置中的子块中nand串的示例视图。每个子块包括多个nand串，其中，描绘了一个示例nand串，例如，sb0、sb1、sb2和sb3分别包括示例nand串700n、710n、720n和730n。所述nand串具有与图4一致的数据字线、虚拟字线和选择栅线。在一个块blk中，每个字块包括一组nand串，这组nand串在x方向延伸并具有公共sgd线。nand串700n、710n、720n和730n分别在子块sb0、sb1、sb2和sb3中。对所述块的编程可以一次发生一个子块。在每个子块中，可以遵守字线编程顺序，例如开始于wl0(源极侧字线)并一次前进一个字线到达wll10(漏极侧字线)。

nand串700n、710n、720n和730n分别具有沟道区域700a、710a、720a和730a。

另外，nand串700n包括sgs晶体管700和701，虚拟存储器单元702和703，数据存储器单元704、705、706、707、708、709、710、711、712、713和714，虚拟存储器单元715和716，以及sgd晶体管717和718。

nand串710n包括sgs晶体管720和721，虚拟存储器单元722和723，数据存储器单元724、725、726、727、728、729、730、731、732、733和734，虚拟存储器单元735和736，以及sgd晶体管737和738。

nand串720n包括sgs晶体管740和741，虚拟存储器单元742和743，数据存储器单元744、745、746、747、748、749、750、751、752、753和754，虚拟存储器单元755和756，以及sgd晶体管757和758。

nand串730n包括sgs晶体管760和761，虚拟存储器单元762和763，数据存储器单元764、765、766、767、768、769、770、771、772、773和774，虚拟存储器单元775和776，以及sgd晶体管777和778。

图7b描绘了图7a的子块sb0至sb3的附加细节。描绘了示例存储器单元，所述示例存储器单元在每个子块中沿字线在x方向延伸。为了简单，将每个存储器单元描绘为立方体。sb0包括nand串700n、701n、702n和703n。sb1包括nand串710n、711n、712n和713n。sb2包括nand串720n、721n、722n和723n。sb3包括nand串730n、731n、732n和733n。位线连接至多组nand串。例如，位线bl0连接至nand串700n、710n、720n和730n，位线bl1连接至nand串701n、711n、721n和731n，位线bl2连接至nand串702n、712n、722n和732n，并且位线bl3连接至nand串703n、713n、723n和733n。读出电路可以连接至每个位线。例如，读出电路780、781、782和783连接至位线bl0、bl1、bl2和bl3。

图8a描绘了存储器单元的示例vth分布，其中使用了两个数据状态，并观察vth的漂移。在图8a至图8c中，具有虚线的vth分布代表第一读取情形并且具有实线的vth分布代表正常读取情形。进一步，假定编程的读出处于正常读取情形。

在编程操作过程中，可以通过使用一个或多个编程轮次来实现最终vth分布。每个通道可以使用例如渐增阶跃脉冲编程。在编程轮次过程中，针对选定的字线执行编程-验证迭代。编程-验证迭代包括：编程部分，其中，将编程电压施加至字线；接着是是验证部分，其中，执行一次或多次验证测试。每个已编程状态具有验证电压，所述验证电压用于针对所述状态的验证测试。

在单级单元(slc)编程的示例中，vth分布800代表已擦除状态(eslc)，vth分布801代表已编程数据状态(pslc)，伴随最近的读出操作所引起的弱编程导致的vth上移，并且vth分布801a代表不具有vth上移的pslc。换言之，vth分布801a相对于vth分布801具有下移。所述已擦除状态可以代表一比特，同时已编程状态代表零比特，例如。已编程状态的验证电压是vvslc，并且用于区分这两个状态的读取电压在正常读取情形下是vrslc或在第一读取情形下是vrslca。vrslca<vrslc，因为vth分布801a的下尾低于vth分布801的下尾。总体上，用于区分相邻状态(例如，较低状态和较高状态)的读取电压应所述位于所述较低状态的vth分布的期望上尾与所述较高状态的vth分布的期望下尾之间的中间。

图8b描绘了存储器单元的示例vth分布，其中使用了四个数据状态，并观察vth的漂移。所述数据状态分别用针对er、a、b和c状态的vth分布表示，并且每个状态的示例位编码分别是11、10、00和01，以上部页(up)位/下页(lp)位的格式。验证电压是vva、vvb和vvc，并且读取电压是vra、vrb和vrc。lp读取可以使用vra和vrc，并且up读取可以使用vrb。在本示例中，由于最近读出操作所引起的弱编程，正常读取情形下的er、a和b状态的vth分布810、811和812分别具有vth上移。第一读取情形下的vth分布810a、811a和812a不具有vth上移。进一步，针对a状态的上移大于针对b状态的上移。与第一读取情形的vth分布813a相比，针对c状态的vth分布813在正常读取情形下具有vth下移。针对较高状态，沟道至字线的经向上耦合电势一般未强到足以在单元的电荷俘获层俘获更多的电子。这是由于已经存在单元的电荷俘获层中中并提供高vth的电子的屏蔽效应。相反，电荷俘获层内的电子更多地被朝控制栅吸引，导致针对正常读取情形的vth下移(例如，当电子移动原理沟道时，vth减小)。针对电荷从电荷俘获层丢失的较高状态，还可以存在数据保持效应。

解决vth下移的一种选项是在第一读取操作发生并降低读取电压时允许下移保持，如vraa<vra和vrba<vrb所表示的。类似地，解决针对最高状态(例如，本示例中c状态)缺乏vth下移的一种选项是提高读取电压，如vrca>vrc所表示的。针对正常读取情形的基线读取电压集合因而包括vra、vrb和vrc，并且针对第一读取情形的经调整的读取电压集合包括vraa、vrba和vrca。

图8c描绘了存储器单元的示例vth分布，其中使用了八个数据状态，并观察vth的漂移。a、b、c、d、e、f和g状态的验证电压分别是vva、vvb、vvc、vvd、vve、vvf和vvg。针对正常读取情形，a、b、c、d、e、f和g状态的第一读取电压集合分别包括vra、vrb、vrc、vrd、vre、vrf和vrg。针对第一读取情形，a、b、c、d、e、f和g状态的第二读取电压集合分别包括vraa、vrba、vrca、vrda、vre、vrfa和vrga，其中，vraa<vra、vrba<vrb、vrca<vrc、vrda<vrd、vrfa>vrf和vrga>vrg。针对a、b、c、d、e、f和g状态，针对每个状态的示例位编码分别是111、110、100、000、010、011、001和101。

在本示例中，由于最近读出操作所引起的弱编程，针对er、a、b、c和d状态的vth分布820、821、822、823和824分别具有vth上移。针对er、a、b、c和d状态的vth分布820a、821a、822a、823a和824a分别不具有这个vth上移。在正常读取情形下，针对f和g状态的vth分布826和827分别具有vth下移。针对f和g状态的vth分布826a和827a分别不具有所述vth下移。针对e状态的vth分布825和825a指示基本上无vth上移或下移。

解决这种vth下移的一种选项是降低读取电压，如vraa、vrba、vrca和vrda所表示的。类似地，解决缺乏这种vth下移的选项是提高读取电压，如vrfa和vrga所表示的。

可以将存储器单元编程为不同数据状态，包括一个或多个较低数据状态(例如，a-d)、一个或多个中间范围数据状态(例如，e)、和一个或多个较高数据状态(例如，f和g)。可以提供读取电压的基线集合(vra、vrb、vrc、vrd、vre、vrf和vrg)和经调整的读取电压集合(vraa、vrba、vrca、vrda、vre、vrfa和vrga)。同样参见图8e。响应于针对存储器单元集合的读取命令，如果自存储器单元的上一次读出操作之后的时间超过指定时间，或满足其他触发条件，使用所述读取电压的基线组合来读取所述存储器单元集合。如果自所述存储器单元的所述上次读出操作之后的所述时间未超过所述指定时间或未满足其他触发条件，使用经调整的读取电压的基线组合来读取所述存储器单元集合。

在经调整的读取电压集合中，针对所述一个或多个较低数据状态的读取电压(例如，vraa、vrba、vrca、vrda)分别低于所述基线读取电压集合中的(例如，vra、vrb、vrc、vrd)，并且针对所述一个或多个较高数据状态的读取电压(例如，vrfa和vrga)分别高于所述基线读取电压集合中的(例如，vrf和vrg)。

进一步，所述不同数据状态可以包括多个较低数据状态和多个较高数据状态。针对所述多个较低数据状态的读取电压可以被调整为比所述基线读取电压集合中的低不同量，其中，针对所述多个较低数据状态的所述读取电压当中的最大调整是针对所述多个较低数据状态(例如，a)中的最低数据状态提供的，例如(vra-vraa)>((vrb-vrba)或(vrc-vrca)或vrd>vrda)。在另一种方式中，针对所述多个较低数据状态中逐渐降低的状态，所述调整逐渐增大，例如(vra-vraa)>(vrb-vrba)>(vrc-vrca)>(vrd>vrda)。

经调整的读取电压还可以用于虚拟电压来解决vth的漂移。

类似地，针对所述多个较高数据状态的读取电压可以被调整为比所述基线读取电压集合中的高不同量，其中，针对所述多个较高数据状态的所述读取电压当中的最大调整是针对所述多个较高数据状态(例如，g)中的最高数据状态提供的，例如(vrga-vrg)>(vrfa-vrf)。在另一种方式中，针对所述多个较高数据状态当中逐渐升高的状态，所述调整逐渐地增大。

图8d描绘了存储器单元的示例vth分布，其中使用了十六个数据状态。每个单元使用四比特(16个级别)进行编程可以包含下部页、中下部页、中上部页和上部页。

针对s0、s1、s2、s3、s4、s5、s6、s7、s8、s9、s10、s11、s12、s13、s14和s15状态，分别用vth分布830、831、832、833、834、835、836、837、838、839、840、841、842、843、844和845代表所述数据状态，并且针对每个状态的示例位编码是1111、1110、1100、1101、1001、1000、1010、1011、0011、0010、0000、0100、0110、0111、0101和0001，分别处于上部页(up)位/中上部(ump)页位、中下部(lmp)页格式、下部页(lp)位格式，如所描绘的。验证电压是vvs1、vvs2、vvs3、vvs4、vvs5、vvs6、vvs7、vvs8、vvs9、vvs10、vvs11、vvs12、vvs13、vvs4和vvs15。读取电压是vrs1、vrs2、vrs3、vrs4、vrs5、vrs6、vrs7、vrs8、vrs9、vrs10、vrs11、vrs12、vrs13、vrs4和vrs15。针对正常读取情形，vth分布是针对读取电压的。可以针对如所讨论的第一读取情形来调整所述读取电压。

lp读取可以使用vrs1、vrs3、vrs5、vrs7、vrs9和vrs13。lmp读取可以使用vrs2、vrs6、vrs10、vrs12和vrs14。ump读取可以使用vrs4、vrs11和vrs15。up读取可以使用vrs8。

图8e描绘了竖直轴线上vth(dvth)相对水平轴线上处于不同数据状态的单元的vth的变化的绘图。如所述的，在第一读取情形下，针对较低状态可见vth下移，在中间范围状态下基本上无vth变化可见，并且针对较高状态可见vth上移，分别如箭头850、851和852所表示的。

图9描绘了示例编程操作的波形。水平轴线描绘编程循环(pl)数量，并且竖直轴线描绘控制栅或字线电压。总体上，编程操作可以包含施加脉冲序列至选定的字线，其中，所述脉冲序列包括多个编程循环或编程-验证迭代。编程-验证迭代的编程部分包括编程电压，编程-验证迭代的验证部分包括一个或多个验证电压，比如联系图8a至图8d所讨论的。

在一种方式中，每个编程电压包括两阶。进一步，本示例中使用了渐增阶跃脉冲编程，其中，编程电压使用固定或不同阶跃尺寸在每个连续编程循环中提高。本示例在单个编程轮次中使用ispp，编程在所述编程轮次完成。ispp还可以用于多通道操作的每个编程轮次中。

波形900包括一系列编程电压901、902、903、904、905......906，这一系列编程电压被施加至所选定用于编程的字线并被施加至相关联的一组非易失性存储器单元。基于正在验证的目标数据状态，作为示例可以在每个编程电压之后提供一个或多个验证电压。可以将0v施加至编程电压与验证电压之间选定的字线。例如，在编程电压901和902中的每一个之后，分别可以施加a状态的验证电压和b状态的验证电压vva和vvb(波形910)。在编程电压903和904中的每一个之后，分别可以施加a状态的验证电压、b状态的验证电压和c状态的验证电压vva、vvb和vvc(波形911)。在若干附加编程循环(未示出)之后，可以在最终编程电压906之后施加e状态的验证电压、f状态的验证电压、和g状态的验证电压vve、vvf和vvg(波形912)。

图10a1描绘了编程操作中的示例波形的绘图。所示的时间段代表依次编程-验证迭代。水平轴线描绘时间，并且竖直轴线描绘字线电压vw1。编程电压1000在从t0到t4被施加至选定的字线并达到幅度vpgm。通过电压1005在从t5到t19被施加至未选定的字线并达到幅度v通过，所述幅度足够高以提供处于导通状态的单元，从而使得可以针对选定字线的单元发生读出(例如，验证)操作。所述通过电压包括升高部分1005a、固定幅度部分1005b(例如处于v通过)以及降低部分1005c。编程电压可以暂时挂起在中级电平比如v通过，从而避免可能具有不期望的耦合效果的单个大的转变。可选地，可以较早地提高通过电压，从而使得在t0之前达到v通过。

将验证电压1010施加至选定的字线。在本示例中，一个接一个地施加所有七个验证电压。在本示例中使用了八级的存储器设备。在t8、t9、t10、t11、t12、t13和t14分别施加验证电压vva、vvb、vvc、vvd、vve、vvf和vvg。从t15至t16，所述波形从vvg降低至0v或其他稳态。

针对未选定的字线，v通过的降低将导致所述单元从导通状态过渡至非导通状态。具体地，当v通过下降至单元的vth以下，所述单元的沟道将变得中断，例如，所述单元将变得非导通t18处的点划线表示具有vth＝vvg的单元变得非导通的时间。当单元变得非导通时，它充当电容器，其中，其中，控制栅是一块板并且沟道是另一块板。当通过电压1005从vvg降低至0v时，沟道被电容性地向下耦合类似量，如图10a2中虚线1015a所表示的。

绘图1012被示为相对快速地升高，但这并非按比例。实践中，读取操作(例如，从t5至t19)可以消耗约100微秒，同时字线的向上耦合会显著较长，在毫秒范围内比如10毫秒。

图10a2描绘了与图10a1相对应的沟道电压(vch)的绘图。所述沟道从t18到t19被电容性地向下耦合至最小电平vch_最小并且然后从t19到t20开始返回其原始起始电平(例如0v)。允许字线的电压在t19开始浮置，从而使得通过vch(绘图1015b)的升高将电压(绘图1012)电容性地耦合至更高。字线的电压浮置至峰值电平vwl_向上耦合。例如，vvg可以是5v，从而使得耦合至沟道的字线电压存储5v的变化，例如5-0v。在本示例中，vch_最小可以是约-5v。耦合至单元的字线(例如，控制栅)的vch存在5v的升高。vwl_向上耦合可以是约4v。

图10b1描绘了读取操作中的示例波形的绘图。读取操作与验证操作类似，因为两者都是读出操作并且两者都提供字线的向上耦合。

水平轴线描绘时间，并且竖直轴线描绘字线电压vw1。通过电压1025在从t0到t14被施加至未选定的字线并达到幅度v通过。所述通过电压包括升高部分1025a、处于v通过的部分1025b以及降低部分1025c。将读取电压1030施加至选定的字线。在本示例中，一个接一个地施加所有七个读取电压。在本示例中使用了八级的存储器设备。在t3、t4、t5、t6、t7、t8和t9分别施加读取电压vra、vrb、vrc、vrd、vre、vrf和vrg。从t10至t11，波形从vrg降低至0v。

针对未选定的字线，v通过的降低将导致所述单元从导通状态过渡至非导通状态，如所讨论的。t13处的点划线表示具有vth＝vvg的单元变得非导通的时间。当通过电压1025从vvg降低至0v时，沟道被电容性地向下耦合类似量，如图10b2中虚线1035a所表示的。

图10b2描绘了与图10b1相对应的沟道电压(vch)的绘图。所述沟道从t13到t14被电容性地向下耦合至最小电平vch_最小并且然后从t14到t15开始返回其原始起始电平(例如0v)。允许字线的电压在t14开始浮置，从而使得通过vch(绘图1035b)的升高将电压(绘图1032)电容性地耦合至更高。字线的电压浮置至峰值电平vwl_向上耦合，如所讨论的。

图10c描绘了存储器单元上的控制栅电压和沟道电压，当在读出操作中所述控制栅电压降低时所述存储器单元充当电容器。如所述，顶板代表控制栅或字线并且底板代表沟道。电容器1040代表图10a1中的时间段t17至t18或图10b1中的时间段t12至t13中的存储器单元，其中，v通过＝8v且vvg＝5v。字线电压从8过渡至5v，并且vch＝0v。电容器1042代表图10a2中t19处的或图10b2中t14处的存储器单元。vwl＝0v且vch＝-5v。电容器1044代表就在图10a2中t19以后的或就在图10b2中t14以后的存储器单元。vwl浮置，且vch＝-5v。电容器1046代表在图10a2中t20以后的或就在图10b2中t15以后的存储器单元。vwl＝4v且vch＝0v。电容器1048代表经过显著的时间量(例如，一小时或更多)之后的存储器单元。vwl＝0v且vch＝0v。

当数据字线电压浮置时，对沟道进行充电所需的空穴量相对较小。结果，可以将选定的字线相对快速地向上耦合至约4v，例如。选定字线上的电势暂时保持在～4v，吸引隧道氧化物-氮化物-氧化物(ono)层内俘获的电子并引起vth上移。如果下一次读取操作之前等待足够长，字线的经向上耦合电势将被放电，并且被俘获的电子将被解俘获。第一读取情形将再次发生，导致提高数量的读取错误，如果未采取校正动作的话，比如周期性地施加模拟读出操作的字线向上耦合效果的虚拟电压和/或调整读取电压。

图10d描绘了图6的存储器单元(mc)的一部分，示出了在弱编程过程中向电荷俘获区域中的电子注入。存储器单元包括控制栅694、金属势垒661a、阻挡性氧化层660a、电荷俘获层663、隧穿层664、沟道665和电介质内核666。由于升高的字线电压，创造了将电子(见示例电子1050)吸引至电荷俘获层的电场(e)，从而提高vth。这种弱编程可能是由普尔-弗伦克尔(poole-frenkel)效应造成的，在所述效应中，电绝缘体可以导电。这是隧穿通过井的一类电子。

图10e描绘了针对三种不同情况示出示例存储器单元的vth的变化。情况1代表在针对a状态编程后很快地发生的正常读取情形，作为示例。在这种情况下，vth处于经向上耦合电平。情况2代表第一读取情形，所述第一读取情形在存储器设备被掉电并且然后上电之后很快地、或在自从上次读出操作以后相对长时间后发生。在这种情况下，vth并不处于经向上耦合电平。回忆起当设备被上电时，在检查坏块的诊断构成中可以将字线设置为0v。非向上耦合vth可以比经向上耦合vth低约0.1v(3σ值)。情况3代表读取操作，所述读取操作在将虚拟电压施加至块中的字线之后发生，如在此所讨论的。在这种情况下，vth处于经向上耦合电平。这种情况表现了虚拟电压(例如，虚拟读取操作)对避免第一读取情形的有效性。

如所述的，当另一读出操作之后立即发生读取操作时，观察到vth上移。在等待例如一小时并执行另一读取操作之后，观察到vth下移。如果立即发生另一读取操作，观察到vth上移。由于读取电平是基于正常读取情形(这是最常见的情形)下的vth分布决定的，在第一读取情形下观察到提升数目的第一错误。

图11a描绘了字线的虚拟电压与字线的后续经向上耦合电压的绘图。如所述，可以使用虚拟电压来避免第一读取情形，在所述第一读取情形，不存在字线电压的一般向上耦合。所述虚拟电压触发字线电压的向上耦合，从而使得当下发读取命令时存在正常读取情形。一种选项是响应于从控制器下发读取命令而施加虚拟读取电压。然而，这将导致时间损失，因为读取操作将不得不等待直到虚拟电压被施加且字线电压被向上耦合。另一选项是响应于指定的触发(比如自从上次读出操作后经过指定量的时间，例如1至2小时)而施加虚拟读取电压。这种方式提供了vwl的周期性向上耦合，从而使得可以在正常读取情形下不存在延迟的情况下发生读取操作。另一指定触发是对上电事件的检测。其他触发也是可能的。例如，当存储器设备处于空闲状态时或当没有其他具有较高优先权的任务未决时，可以施加虚拟电压。

在一种实现方式中，虚拟电压的幅度(v虚拟)应所述至少与用于将存储器单元编程至不同数据状态的不同验证电压中的最高验证电压一样高。例如，对于具有四种、八种或十六种状态的存储器设备，v虚拟分别应所述为至少vvc、vvg或vvs15。这保证了vch的最大向下耦合以及vwl最大向上耦合将发生。

一种施加虚拟电压的方式是将电压同时施加至块中的所有数据字线。另一种方式是将所述电压同时施加至少于块中的所有数据字线。当在一种方式中施加了虚拟电压时，位线电压vbl＝0v，并且选择栅控制线和虚拟字线的电压足够高以分别提供处于导通状态的选择栅晶体管和虚拟存储器单元，例如，因此沟道未被截止。通过施加处于足够高电平的虚拟电压并然后将其降回至0v，例如，在发起读取操作之前提供正常读取情形。

水平轴线描绘时间，并且竖直轴线描绘字线电压vw1。虚拟电压1100(例如，电压脉冲或波形)从t0至t5被施加至块中的字线并且达到幅度v虚拟。所述电压包括升高部分1100a、处于v虚拟的部分1100b以及降低部分1100c。由于字线的rc时间常量和字线驱动器的能力，当电压驱动器被命令提供所请求的电压时，未立即实现所请求的电压。例如，可以在t0请求v初始，可以在t1请求v虚拟并且可以在t3请求0v。在t5可以命令所述电压驱动器不再提供电压(例如，将电压驱动器与字线断开连接)，从而允许电压浮置。同样见图16。

例如，控制电路可以被配置成用于：命令电压驱动器将所述字线的电压从初始电平(例如，0v)增大至升高电平(例如，v虚拟)，并且然后将所述字线的电压从所述升高电平降低至最终电平(例如，0v)。用于使所述字线的电压浮置的所述控制电路被配置成用于：在请求所述电压驱动器将所述字线的电压从所述升高电平降低至所述最终电平之后，将所述电压驱动器与所述字线断开连接指定时间(例如，t5-t3时间段之后)。

在t4，电压降至vvg以下，从而使得g状态下的存储器单元处于非导通状态。电压的剩余过渡提供电容性耦合，如所讨论的。当电压降至更低时，使处于较低状态的存储器单元非导通。因此，连接至字线的不同单元可以根据其对应的数据状态对字线的向上耦合做出不同贡献。将提供字线上的总体经向上耦合电压。

当虚拟电压1100从vvg降低至0v时，沟道被电容性地向下耦合类似量，如图11b中虚线1110a所表示的。

图11b描绘了从起始电平(例如，0v)被向下耦合并随后返回所述起始电平的沟道电压的绘图，与图11a一致。所述沟道被电容性地向下耦合至最小电平vch_最小并且然后从t5到t6开始返回其起始电平。允许字线的电压在t15开始浮置，从而使得通过vch(绘图1110b)的升高将电压(绘图1102)电容性地耦合至更高。字线的电压浮置至峰值电平vwl_向上耦合。

图12a描绘了与图11a的绘图相对应但示出了字线的向上耦合电压在较长时间段(例如，一个或多个小时)上的衰减的绘图。绘图1200描绘了虚拟电压(在时间段t0至t1)并且绘图1202描绘了耦合所导致的vwl的升高(在时间段t1至t2)，接着是的是vwl的衰退(在时间段t2至t3)。vwl的提高与衰退时间段相比发生地相对较快。

图12b描绘了与图11b的绘图相对应的单示出了较长时间段上的沟道电压的绘图，与图12a一致。降低至vch_最小之后提高(绘图1204)发生在时间段t1至t2。

图12c描绘了与向上耦合字线连接的存储器单元的vth绘图，与图12a和图12b一致。对于处于示例数据状态(比如a状态)的单元，从t0至t1，vth处于初始电平vth_初始。由于与vch的升高同时发生的耦合，vth升高至峰值电平vth_向上耦合。然后，vth逐渐地降回至vth_初始。

图13a描绘了与图11a的绘图相对应但示出了字线的虚拟电压与字线的后续向上耦合电压的两个实例的绘图。通过周期性地施加虚拟电压，可以维持字线的一定向上耦合。vwl_向上耦合代表峰值向上耦合电平，并且vwl_耦合_最小代表最小向上耦合电平。在t0和t4发起虚拟电压，从而使得t4-t0是用于发起虚拟电压的指定时间段。绘图1300描绘了虚拟电压(在时间段t0至t1)的第一实例，并且绘图1302描绘了耦合所导致的vwl的升高(在时间段t1至t2)，接着是的是vwl衰退至vwl_耦合_最小(在时间段t2至t3)。绘图1304描绘了虚拟电压(在时间段t4至t5)的第二实例，并且绘图1306描绘了耦合所导致的vwl的升高(在时间段t5至t6)，接着是的是vwl衰退至vwl_耦合_最小(在时间段t6至t7)。在一种方式中，在存储器设备上电时可以重复此序列。

图13b描绘了示出沟道电压的绘图，与图13a一致。降低至vch_最小之后提高(绘图1310至1312)分别发生在时间段t1至t2和t5至t6。

图13c描绘了与向上耦合字线连接的存储器单元的vth绘图，与图13a和图13b一致。对于处于示例数据状态的单元，从t0至t1，vth处于初始电平vth_初始。由于与vch的升高同时发生的耦合，vth升高至峰值电平vth_向上耦合。然后，vth在t5逐渐地降回至vth_耦合_最小>vth_初始)(绘图1320)。随后，由于与vch的升高同时发生的耦合，vth从中间电平vth_耦合_最小升高至vth_向上耦合。然后，vth在t7逐渐地降回至vth_耦合_最小>vth_初始l)(绘图1322)。可以连续地重复向上耦合和衰退这个循环。

图14a描绘了用于决定何时执行字线的向上耦合的示例过程，与图11a至图13c一致。步骤1400包含检查是否满足了触发字线的向上耦合的条件。例如，此步骤可以响应于：计时器(例如，图1中112a)，所述计时器自从上次读出操作(例如，上一编程或读取操作)以后是否经过了指定时间量；事件处理器，所述事件处理器判定是否检测到上电事件；或提供错误计数的ecc引擎(例如，图1中245)，其中，将读取操作中的错误计数或错误数目与指定数量进行比较。决策步骤1401判定是否满足所述条件。如果决策步骤1401为假，重复步骤1400。如果决策步骤1401为真，步骤1402执行字线的向上耦合，比如通过施加虚拟电压，如所讨论的。

图14b描绘了图14a的过程的示例实现方式，其中，在编程或读取操作之后流逝的时间达到指定时间时触发字线的向上耦合。步骤1410包含执行读取或编程操作。步骤1411包含重设计时器并监测流逝的时间。四步骤1412包含确定流逝的时间达到指定的时间。步骤1413包含执行字线的向上耦合。

图14c描绘了图14a的过程的示例实现方式，其中，在读取错误数量超过限定数量时触发字线的向上耦合。步骤1420包含执行读取或编程操作。步骤1421包含重设计时器并监测流逝的时间。四步骤1422包含确定流逝的时间达到指定的时间。步骤1423包含确定读取错误的数目。例如，可以针对一个或多个字线执行读取操作，从而确定此数目。在一种方式中，所述读取操作是不触发字线向上耦合的部分读取操作。例如，所述部分读取操作可以区分已擦除状态和最低已编程状态，例如通过施加vra至字线。这种状态最易受错误的影响。这种情况下的错误数目是伴随vth<vra的a状态单元的数量与伴随vth>vra的已擦除状态单元的数量求和。

决策步骤1424判定读取错误的数目是否大于指定数目。如果这是真的，步骤1425包含执行字线的向上耦合。如果决策步骤为假，重复步骤1421，其中，将事件重置。作为示例，可以每个小时执行一次部分读取操作，从而判定是否指示字线的向上耦合。

图14d描绘了图14a的过程的另一种实现方式，其中，在经过指定时间段之后，经调整的电压用于读取操作。步骤1430包含执行读取或编程操作。步骤1431包含重设计时器并监测流逝的时间。随后，可以遵循两条路径之一。在第一路径中，在流逝的时间达到指定时间之前，在步骤1430执行下一读取或编程操作。在第二路径中，步骤1432确定流逝的时间达到执行的时间。随后，在步骤1433，针对读取操作下发命令。响应于所述命令，步骤1434包含用如所讨论的(例如，联系图8a至图8c)已调整读取电压来执行读取操作。

在一种方式中，读取命令由主机设备做出并被传输至图1的外部控制器122。所述外部控制器进而指导控制电路110执行读取操作。

图14e描绘了用于执行字线的向上耦合的示例过程，与图14a的步骤1402一致。在步骤1440，在第一时间(例如，图11a中t0)，命令电压驱动器将块中字线的电压从初始电平(例如，0v)提高至升高电平(v虚拟)。然后，在指定时间内将所述电压维持在升高电平，例如直到图11a中的t3。如所述的，v虚拟的幅度可以至少与所述一个或多个已编程状态的最高验证电压一样高。所述最高验证电平可以根据存储器设备运行的模式而不同。例如，假定存储器设备可以运行于两种状态、四种状态、八种状态和十六种状态，其中，最高验证电平分别是vvslc、vvc、vvg和vvs15。所述电平可以彼此不同。通过将v虚拟设置在基于当前模式的最高验证电平的电平，可以节约电力。在一种实现方式中，所述控制电路被配置成：用于将所述存储器单元编程为多种模式中的选定模式，其中，每种模式具有不同数量的数据状态；并且用于基于所述选定模式设置所述虚拟电压脉冲的幅度。

在步骤1441，在随后的第二时间(例如图11a中t3)，命令电压驱动器将电压从升高电平降低至最终电平(例如，0v)。此请求可以针对阶跃变化或逐渐的斜降，例如。步骤1442，在第三时间(是第二时间之后的指定时间)包括通过将电压驱动器与字线断开连接引起字线电压浮置。同样见图16。

图15描绘了用于执行不同组块中字线的向上耦合的示例序列。存储器设备可以包括大量块，从而使得电压驱动器不能够以虚拟电压同时驱动它们全部。一种解决方案是将虚拟电压一次施加至一个或多个块。这有助于节约电力并避免电压驱动器的过载。

在一种方式中，存储器单元块是多个存储器单元块中的，每个块中的存储器单元被安排成串并连接至字线集合，并且控制电路被配置成用于如果针对所述块中的一个或多个块满足了条件则一次一个或多个块连续地执行对每个块中字线的向上耦合。在这种情况下，提供了示例块组1500、1501、1502和1503，并以所描绘的顺序施加虚拟电压(例如，首先1500，然后1501，然后1502并且最后1503)。

图16描绘了向字线施加电压并在块中选择栅线的示例电路。所述各电压驱动器1600(比如充电泵)可以作为图1的功率控制模块116提供，例如。sgd0驱动器1601(drv代表驱动器)向sgd0控制线提供电压。sgd1驱动器1602向sgd1控制线提供电压。wld2驱动器1603向wld2控制线提供电压。wld1驱动器1604向wld1控制线提供电压。pgm驱动器1604向数据字线wll0至wll10中被选择用于编程的任意一个提供电压。v通过驱动器(vpassdriver)1605向数据字线wll0至wll10中未被选择用于编程或读取的任意一个提供电压。v虚拟驱动器(vdummydriver)1606将如在此所述的虚拟电压提供给数据字线wll0至wll10中的任何一个或多个，从而对字线电压进行向上耦合。vcgr驱动器1607向数据字线wll0至wll10中被选择用于读取的任意一个提供电压。wld3驱动器1608向wld3控制线提供电压。wld4驱动器1609向wld4控制线提供电压。sgs1驱动器1610向sgs1控制线提供电压。sgs0驱动器1611向sgs0控制线提供电压。

一组开关1620至1630对控制信号进行响应，从而将电压从驱动器1604至1607之一传递至对应的数据字线。开关1620、1621、1622、1623、1624、1625、1626、1627、1628、1629和1630分别用于字线wll0至wll10。

开关1620至1630还可以被控制用于将驱动器与对应的数据字线断开连接。例如，v虚拟驱动器1606可以被断开连接从而如所讨论的使数据字线的电压浮置，以便允许电压的向上耦合。

在这种方式中，数据字线从v虚拟驱动器接收同样的电压v虚拟。然而，允许不同的数据字线接收不同的虚拟电压的其他方式是可能的。例如，在单元串竖直地延伸的3d存储器设备中，可以基于柱或存储器孔直径来调整v虚拟，从而使得当所述直径/宽度相对较小时v虚拟相对较小。这导致当所述直径/宽度相对较小时提高的耦合量。如联系图5所述，由于存储器孔的相对较小的直径部分，跨隧道氧化层的电场相对较强，从而使得编程和擦除速度较高。类似地，虚拟电压引起的弱编程所导致的向上耦合将更强。基于柱或存储器孔直径调整v虚拟有助于使跨堆叠中的字线层的向上耦合量与相关联的弱编程均等。这导致跨字线层一致的vth电平。

所述字线可以被分成组，所述组具有相似的直径以及为每个组提供的单独虚拟驱动器。还可以为每个字线提供单独的虚拟驱动器。

在一种实现方式中，所述字线包括堆叠中被电介质层隔开的多个导电层；所述存储器单元在所述堆叠中沿着多个竖直柱安排；所述竖直柱具有随着所述堆叠的高度而逐渐增加的宽度；并且控制电路被配置成用于设置针对所述字线的所述电压脉冲的幅度，从而使得为所述堆叠中相对较高的字线设置了相对较高的幅度，并且为所述堆叠中相对较低的字线设置了相对较低的幅度。

相应地，在一个实施例中，可以发现，一种装置包括：存储器单元块，所述存储器单元被安排成串并连接至字线集合；和控制电路。所述控制电路被配置成用于：判定是否满足了触发所述字线的向上耦合的条件，并且如果已经满足了所述条件则进行所述字线的向上耦合，其中，为了进行所述字线的向上耦合，所述控制电路被配置成用于施加电压脉冲至每个字线并随后使每个字线的电压浮置。

在另一实施例中，一种方法包括：判定是否满足了将虚拟电压施加至存储器单元块中的字线的条件，其中，所述存储器单元被安排成串并连接至所述字线；并且，如果满足了所述条件，将所述字线的电压增大至升高电平，接着是将所述字线的电压从所述升高电平降低至最终电平，接着是允许所述字线的电压浮置。

在另一实施例中，一种装置包括：用于响应于针对存储器单元集合的读取命令而判定自所述存储器单元的上次读出操作之后的时间是否超过指定时间的装置；用于如果自所述存储器单元的所述上次读出操作之后的所述时间未超过所述指定时间则使用基线读取电压集合来读取所述存储器单元集合的装置；以及，用于如果自所述存储器单元的所述上次读出操作之后的所述时间超过所述指定时间则使用经调整的读取电压集合来读取所述存储器单元集合的装置。

前述对发明的详细说明是出于展示和说明的目的介绍的。并不旨在是详尽的或旨在将本发明限制成所公开的精确形式。鉴于以上教导，许多修改和变化都是可能的。选择所述实施例是为了最好地解释发明原理及其实际应用，为了由此使得本领域技术人员在各实施例中并借助适用于所考虑的具体用途的各种修改最好地利用本发明。旨在由所附权利要求书来限定本发明的范围。