存储器件的制作方法

发明构思涉及存储器件，更具体地，涉及具有垂直结构的存储器件和包括其的存储系统。

背景技术：

半导体存储器件可以包括含存储单元的存储单元阵列，存储单元中每个具有根据存储的数据而变化的状态。存储单元可以通过布置在存储单元阵列中的字线和位线被访问。半导体存储器件可以包括被配置来通过控制字线和位线访问存储单元的电路。此外，半导体存储器件还可以包括被配置来执行例如写或读动作的外部请求的动作的电路。

技术实现要素：

本发明构思提供半导体存储器件，尤其是具有垂直结构的存储器件和包括其的存储系统。

根据发明构思的一示例实施方式，提供一种存储器件。该存储器件包括第一半导体层和第二半导体层。第一半导体层包括含多条在第一方向上延伸的字线和多条在交叉第一方向的第二方向上延伸的位线的存储单元阵列。第二半导体层在垂直于第一方向和第二方向的第三方向上在第一半导体层之下，使得第一半导体层在第二半层体层上。第二半导体层包括衬底、多个行解码器电路、多个页缓冲器电路、以及外围电路。所述多个行解码器电路在第三方向上至少部分重叠存储单元阵列。所述多个页缓冲器电路在第三方向上至少部分重叠存储单元阵列。在第二半导体层中，所述多个行解码器电路中的至少两个行解码器电路具有不同的面积以及/或者所述多个页缓冲器电路中的至少两个页缓冲器电路具有不同的面积。

根据发明构思的另一示例实施方式，一种存储器件包括第一半导体层和在垂直方向上在第一半导体层之下的第二半导体层，使得第一半导体层在第二半导体层之上。第一半导体层包括在水平方向上彼此相邻的第一和第二存储单元阵列。第二半导体层包括衬底、被配置为控制第一存储单元阵列的第一组行解码器电路和第一组页缓冲器电路、被配置为控制第二存储单元阵列的第二组行解码器电路和第二组页缓冲器电路、以及外围电路。第一组行解码器电路和第一组页缓冲器电路在第二半导体层的第一面区中。第一面区在垂直方向上重叠第一存储单元阵列。第二组行解码器电路和第二组页缓冲器电路在第二半导体层的第二面区中。第二面区在垂直方向上重叠第二存储单元阵列。外围电路包括在第二半导体层的以下区域中的第一子电路，该区域包括第一与第二面区之间的界面的至少一部分且在垂直方向上至少部分重叠第一和第二存储单元阵列。

根据发明构思的另一示例实施方式，一种存储器件包括含第一存储单元阵列的第一半导体层和连接到第一半导体层的第二半导体层。第二半导体层包括多个行解码器电路、多个页缓冲器电路和至少一个外围电路。第一半导体层在第二半导体层之上。所述多个行解码器电路包括第一行解码器电路和第二行解码器电路。所述多个页缓冲器电路包括第一页缓冲器电路和第二页缓冲器电路。第一存储单元阵列在第二半导体层中的包括第一行解码器电路、第二行解码器电路、第一页缓冲器电路、第二页缓冲器电路和所述至少一个外围电路的一部分的面区之上。

附图说明

由以下结合附图的详细描述，发明构思的示例实施方式将被更清晰地理解，附图中：

图1是根据一示例实施方式的存储器件的框图；

图2示意性示出根据一示例实施方式的图1的存储器件的结构；

图3示出根据一示例实施方式的图1的存储单元阵列的一示例；

图4a是根据一示例实施方式的图3的一个存储块的一部分的俯视图；

图4b是图4a的俯视图的一部分的透视图；

图5是根据一示例实施方式的图3的存储块之一的等效电路图；

图6a至6c是根据示例实施方式的半导体存储器件的示例的剖视图；

图7a示出根据一示例实施方式的包括第一和第二半导体层的存储器件的结构；

图7b是存储器件中接触第一半导体层的第二半导体层的上表面的俯视图；

图8是根据一示例实施方式的外围电路的框图；

图9a至9d示出根据示例实施方式的图7a的第二半导体层的示例；

图10a至10c示出根据示例实施方式的图7a的第二半导体层的示例；

图11示出根据一示例实施方式的图7a的第二半导体层的一示例；

图12是根据另一示例实施方式的存储器件的框图；

图13示意性示出根据一示例实施方式的图12的存储器件的结构；

图14a和14b是根据示例实施方式的，图13的存储器件中接触第一半导体层的第二半导体层的示例的上表面的示意俯视图；

图15是根据一示例实施方式的，图13的存储器件中接触第一半导体层的第二半导体层的示例的上表面的示意俯视图；

图16a至16d示出根据示例实施方式的图12的外围电路的布置的示例；

图17示出根据一示例实施方式的图12的外围电路的布置的一示例；以及

图18是根据一示例实施方式的包括存储器件的计算系统的框图。

具体实施方式

图1是根据一示例实施方式的存储器件100的框图。如图1中所示，存储器件100可以包括存储单元阵列110、行解码器120、页缓冲器130和外围电路140。

存储单元阵列110可以包括多个存储单元，每个存储单元具有根据存储的数据而变化的状态。存储单元可以布置在存储单元阵列110中并且可以通过多条字线和多条位线被访问。存储单元可以是当切断电源时其中存储的数据丢失的易失性存储单元或即使当切断电源时其中存储的数据被保持的非易失性存储单元。例如，当存储单元是易失性存储单元时，存储器件100可以是动态随机存取存储器(dram)、静态随机存取存储器(sram)、移动dram、双倍数据速率同步动态随机存取存储器(ddrsdram)、低功耗ddr(lpddr)sdram、图形ddr(gddr)sdram或兰巴斯(rambus)动态随机存取存储器(rdram)。而且，当存储单元是非易失性存储单元时，存储器件100可以是诸如电可擦除可编程只读存储器(eeprom)、闪存、相变随机存取存储器(pram)、电阻式随机存取存储器(rram)、纳米浮栅存储器(nfgm)、聚合物随机存取存储器(poram)、磁随机存取存储器(mram)或铁电随机存取存储器(fram)的非易失性存储器。而且，存储器件100可以是其中存储单元阵列110既包括易失性存储单元又包括非易失性存储单元的混合存储器件。在以下描述中，存储器件100被参照图3至5描述为垂直nand闪存器件。然而，发明构思不限于此。

参照图1，行解码器120可以从外围电路140接收驱动电压v_x和行地址a_x，并且控制布置在存储单元阵列110中的字线。例如，行解码器120可以基于行地址a_x启动字线中的至少一条，并且将驱动电压v_x施加于选中的字线。由行解码器120基于行地址a_x启动的字线选中的存储单元可以被称为页，并且以页为单位，数据可以被写至存储单元阵列110或从存储单元阵列110被读取。

随着存储单元阵列110的集成度和存储器件100的运行速度增大，由于施加至字线的信号上的延迟，行解码器120可以不仅邻近存储单元阵列110设置，而且包括邻近存储单元阵列110中布置的各字线重复布置的完全相同的电路。因此，行解码器120可以被设置为具有在字线排列的方向上，例如在与字线延伸的方向垂直的方向上延伸的形状。例如，行解码器120可以在字线排列的方向上具有与存储单元阵列110实质相同或相似的长度。

参照图1，页缓冲器130可以从外围电路140接收页缓冲器控制信号c_pb，并且相对于外围电路140收发数据信号d_rw。页缓冲器130可以响应页缓冲器控制信号c_pb控制布置在存储单元阵列110中的位线。例如，响应于页缓冲器控制信号c_pb的页缓冲器130检测位线的信号，从而检测存储在存储单元阵列110的存储单元中的数据并且根据检测到的数据发送数据信号d_rw到外围电路140。而且，响应于页缓冲器控制信号c_pb的页缓冲器130可以基于从外围电路140接收的数据信号d_rw将信号施加于位线，从而将数据写至存储单元阵列110的存储单元。如上所述，页缓冲器130可以写数据至连接到被行解码器120启动的字线的存储单元或从所述存储单元读数据。

页缓冲器130可以包括用于执行数据读操作的读电路、用于执行数据写操作的写电路和多个用于临时存储数据的锁存器。读电路、写电路和锁存器可以布置在每一条位线处。虽然未在图1中示出，但是页缓冲器130可以包括列解码器并且从外围电路140接收列地址。当页缓冲器130包括列解码器时，读电路、写电路和锁存器可以布置在列解码器的每条输出线处，而非以位线为单位布置。

类似于行解码器120，随着存储单元阵列110的集成度和存储器件100的运行速度增大，由于通过页缓冲器130施加于位线的信号或页缓冲器130通过位线接收的信号上的延迟，页缓冲器130可以不仅邻近存储单元阵列110设置，而且包括邻近存储单元阵列110中布置的位线中的每条重复布置的完全相同的电路。因此，页缓冲器130可以被设置为具有在位线排列的方向上，例如在与位线延伸的方向垂直的方向上延伸的形状。例如，页缓冲器130可以在位线排列的方向上具有与存储单元阵列110实质相同或相似的长度。

参照图1，外围电路140可以从存储器件100的外部接收命令信号cmd、地址信号addr和控制信号ctrl，并且相对于存储器件100外部的装置例如存储控制器收发数据data。外围电路140可以基于命令信号cmd、地址信号addr和控制信号ctrl，输出例如行地址a_x或页缓冲器控制信号c_pb的信号以写数据至存储单元阵列110或从存储单元阵列110读数据。外围电路140可以包括多个子电路。外围电路140的子电路可以包括用于产生存储器件100的运行所需的包括驱动电压v_x的各种各样的电压的电压产生电路，并且包括用于校正从存储单元阵列110读取的数据的错误的错误校正电路。稍后参照图8给出外围电路140的详细描述。

图2示意性示出根据一示例实施方式的，图1的存储器件100的结构。如以上图1中所述，存储器件100可以包括存储单元阵列110、行解码器120、页缓冲器130和外围电路140，且存储器件100的元件可以在半导体制造工艺中形成。在以下对图2的描述中也涉及图1。

参照图2，存储器件100可以包括第一半导体层10和第二半导体层20，且第一半导体层10可以在第三方向上堆叠在第二半导体层20上。根据一示例实施方式，图1的存储单元阵列110可以形成在第一半导体层10中，行解码器120、页缓冲器130和外围电路140可以形成在第二半导体层20中。换言之，第二半导体层20可以包括衬底，且诸如晶体管的半导体器件和用来给器件装电线的图案被形成在衬底上。因此，电路，例如与行解码器120、页缓冲器130和外围电路140相应的电路，可以形成在第二半导体层20中。

在电路形成在第二半导体层20中之后，可以形成包括存储单元阵列110的第一半导体层10，以及可以形成用于电连接存储单元阵列110(例如字线wl和位线bl)和形成在第二半导体层20中的电路(例如对应于行解码器120和页缓冲器130的电路)的图案。因此，存储器件100可以具有一结构，即外围电路上单元或外围电路上方单元(cop)结构，在该结构中存储单元阵列110和其它电路——即对应于行解码器120、页缓冲器130和外围电路140的电路——设置在堆叠方向即第三方向上。由于除存储单元阵列110之外的电路被设置在存储单元阵列110之下，所以cop结构可以有效减小在垂直于堆叠方向的表面上占据的面积。因此，可以增加由一个晶片制造的存储器件100的数量。

如图2中所示，在存储单元阵列110形成在其中的第一半导体层10中，字线wl可以在垂直于堆叠方向即第三方向的第一方向上延伸，位线bl可以在垂直于堆叠方向即第三方向的第二方向上延伸。如上所述，存储单元阵列110中包括的存储单元可以通过字线wl和位线bl被访问，且字线wl和位线bl可以电连接到形成在第二半导体层20中的电路，例如对应于行解码器120和页缓冲器130的电路。

如上所述，行解码器120和页缓冲器130中的每一个可以在特定方向上被设置为具有与存储单元阵列110相同的长度。因此，由于行解码器120和页缓冲器130的设置，在第二半导体层20中设置外围电路140可以有限制。因此，外围电路140中包括的一些电路可以形成在第二半导体层20中而不重叠存储单元阵列110。结果，可以增大存储器件100的面积，即垂直于第三方向的平面面积，以及可以限制存储器件100的集成度的提高。如下所述，根据一示例实施方式的存储器件100可以解决对外围电路140的设置的限制，使得cop结构可以在存储器件100中被实际地实现。因此，可以提高存储器件100的集成度。

虽然未在图2中示出，但是可以设置多个用于与存储器件100的外部的电连接的焊盘。例如，可以设置多个用于从存储器件100外部的例如存储控制器的装置接收的命令信号cmd、地址信号addr和控制信号ctrl的焊盘和多个用于输入/输出数据data的焊盘。相对于外围电路140焊盘可以在垂直方向即第三方向或水平方向即第二方向上彼此相邻设置，外围电路140处理从存储器件100的外部接收的信号或发送到存储器件100的外部的信号。

图3示出根据一示例实施方式的，图1的存储单元阵列110的一示例。参照图3，存储单元阵列110'可以包括多个存储块blk1至blki。

存储块blk1至blki中的每个可以具有三维(3d)结构或垂直结构。具体地，存储块blk1至blki中的每个可以包括在第一至第三方向上延伸的结构。例如，每个存储块可以包括多个在第三方向上延伸的串。串可以通过在第一方向和第二方向上被分开特定距离来被设置。

存储块blk1至blki可以被行解码器120选择。例如，行解码器120可以从存储块blk1至blki中选择对应于块地址的存储块。以下参照图4a和4b给出关于存储块blk1至blki的详细描述。

图4a是根据一示例实施方式的，为图3的存储块blk1至blki之一的存储块blkx的一部分的俯视图。图4b是图4a的俯视图的部分ec1的透视图。参照图4a和4b，在第一至第三方向上延伸的3d结构被提供。

存储块blkx可以形成在垂直于基础板bp的方向上，即在垂直于第一方向和第二方向的第三方向上。参照图4a，多条在第二方向上延伸的位线bl1至bl4和多条在第一方向上延伸的串选择线ssl1至ssl4可以布置成彼此交叉。虽然图4a和4b示出串选择线ssl1至ssl4、八条字线wl1至wl8、地选择线gsl和四条位线bl1至bl4被布置在存储块blkx中第三方向上的多个层处，但是以上元件的实际数量可以更多或更少。

基础板bp可以包括半导体并且可以具有例如p型的第一导电类型。掺杂有例如n型的第二导电类型的杂质并且在第一方向上延伸的公共源极线csl可以布置在基础板bp上。多个在第一方向上延伸的绝缘层il可以在第三方向上顺序堆叠在基础板bp的在两相邻公共源极线csl之间的区域中。绝缘层il可以在第三方向上彼此间隔开特定距离。例如，绝缘层il可以包括诸如硅氧化物的绝缘材料。

多个顺序布置在第一方向上且在第三方向上穿透绝缘层il的柱p可以形成在基础板bp的在两相邻的公共源极线csl之间的区域中。例如，柱p可以通过穿透绝缘层il接触基础板bp。详细地，每根柱p的表面层s可以包括具有第二导电类型的诸如硅材料的半导体且起沟道区的作用。每根柱p的内部i可以包括诸如硅氧化物的绝缘材料，或者可以是气隙。为了便于说明，柱p被示出在图4a的俯视图中。

电荷存储层cs可以沿绝缘层il、柱p、以及两相邻公共源极线csl之间的区域中的基础板bp的暴露表面形成。例如，电荷存储层cs可以具有氧化物-氮化物-氧化物(ono)结构。而且，栅电极ge可以被提供在两相邻公共源极线csl之间的区域中电荷存储层cs的暴露表面上。

导电材料可以形成在绝缘层il之间电荷存储层cs的暴露表面上，并且可以被字线切口wl_cut分隔开，从而形成在第一方向上延伸的例如串选择线ssl、字线wl1至wl8和地选择线gsl的栅线。例如，字线切口wl_cut可以包括绝缘材料或者可以是气隙，栅线可以包括金属导电材料或诸如多晶硅的非金属导电材料。

漏极dr可以设置在柱p上。例如，漏极dr可以包括掺杂有具有第二导电类型的杂质的硅材料。在第二方向上延伸且在第一方向上彼此间隔开特定距离的位线bl1至bl4可以布置在漏极dr上。

图5是根据一示例实施方式的，为图3的存储块blk1至blki之一的存储块blk1的等效电路图。

参照图5，存储块blk1可以是具有垂直结构的nand快闪存储器。图3的存储块blk1至blki可以如图5中那样被表示。图5中的多个串ns11至ns13、ns21至ns23和ns31至ns33中的每一个可以包括串选择晶体管sst、八个存储单元晶体管mc1至mc8和地选择晶体管gst。然而，发明构思不限于此。例如，串还可以包括串选择晶体管sst与存储单元晶体管mc8之间的至少一个虚设单元晶体管和地选择晶体管gst与存储单元晶体管mc1之间的至少一个虚设单元晶体管。

参照图5，存储块blk1可以包括例如ns11、ns12和ns13的串，并且位线bl1至bl3、串选择线ssl1至ssl3、字线wl1至wl8、地选择线gsl和公共源极线csl可以布置在存储块blk1中。可以根据示例实施方式不同地改变串的数量、字线的数量、位线的数量、地选择线的数量和串选择线的数量。

在位线bl1至bl3中的每一个与公共源极线csl之间可以提供三个串。例如，串ns11可以包括串联连接在公共源极线csl与位线bl1之间的地选择晶体管gst、存储单元晶体管mc1至mc8和串选择晶体管sst。地选择晶体管gst和串选择晶体管sst可以被称为辅助单元晶体管，串可以被称为nand串。

共同连接到一条位线的串可以形成一列。例如，共同连接到第一位线bl1的三个串ns11、ns21和ns31可以对应于第一列，共同连接到第二位线bl2的三个串ns12、ns22和ns32可以对应于第二列，共同连接到第三位线bl3的三个串ns13、ns23和ns33可以对应于第三列。

连接到一条串选择线的串可以形成一行。例如，连接到串选择线ssl1的串ns11、ns12和ns13可以对应于第一行，连接到串选择线ssl2的串ns21、ns22和ns23可以对应于第二行，连接到串选择线ssl3的串ns31、ns32和ns33可以对应于第三行。

存储单元晶体管mc1至mc8可以分别连接到对应于其的字线wl1至wl8。详细地，存储单元晶体管mc1至mc8的栅极可以连接到对应于其的字线wl1至wl8。而且，如图4b中所示，布置在同一层(自衬底起的高度)的存储单元晶体管可以连接到相同的字线。因此，在同一层的存储单元晶体管的栅极可以被形成为具有相同的电势。

每个串中包括的串选择晶体管sst可以连接到串选择线ssl1至ssl3的每一条，地选择晶体管gst可以连接到地选择线gsl。而且，串选择晶体管sst中的每个的漏极可以连接到对应于其的位线bl，地选择晶体管gst中的每个的源极可以连接到公共源极线csl。

要访问的存储单元晶体管可以通过选择串选择线ssl1至ssl3中的一条和字线wl1至wl8中的一条被选择。例如，当选择电压v_on被施加于串选择线ssl1以及读取电压被施加于第三字线wl3时，第一行的串中包括的且连接到第三字线wl3的存储单元晶体管可以被访问。

在以下描述中，存储器件的存储单元阵列是具有如图3至5中描述的垂直结构的nand快闪存储器。然而，发明构思不限于此。

图6a至6c是根据示例实施方式的存储器件100_1至100_3的示例的剖视图。详细地，图6a至6c示出电连接形成在图2的第一半导体层10中的存储单元阵列110和形成在第二半导体层20中的电路的结构的示例。在以下对图6a至6c的描述中也涉及图1和2。

如图6a至6c中所示，行解码器120、页缓冲器130和外围电路140形成在其中的第二半导体层20可以包括在第三方向上堆叠的衬底sub、第二下绝缘层il22和第一下绝缘层il21。衬底sub可以是包括诸如单晶硅或单晶锗的半导体材料的半导体衬底，并且可以由硅晶片制造。第一和第二下绝缘层il21和il22可以通过化学气相沉积(cvd)工艺或旋涂工艺通过使用诸如硅氧化物的绝缘材料形成。

例如晶体管tr的多个半导体器件可以形成在第二半导层20的衬底sub上。半导体器件可以通过穿透第二下绝缘层il22的接触插塞cp21电连接到形成在第一下绝缘层il21上的导电图案mp21。形成在第二半导体层20中的半导体器件可以形成对应于图1的行解码器120、页缓冲器130和外围电路140的电路。

如图6a至6c中所示，图1的存储单元阵列110形成在其中的第一半导体层10可以堆叠在第二半导体层20上，并且可以包括在第三方向上堆叠的基础板bp和上绝缘层il10。在一实施方式中，第一半导体层10的基础板bp可以借助溅射工艺、cvd工艺、原子层沉积(ald)工艺或物理气相沉积(pvd)工艺通过使用多晶硅来形成。在另一示例实施方式中，第一半导体层10的基础板bp可以通过在第一下绝缘层il21上形成非晶硅层然后借助于热处理或激光束照射将非晶硅层改变为单晶硅层来形成。因此，可以去除基础板bp中的缺陷。在另一示例实施方式中，基础板bp可以通过晶片接合工艺形成。在这种情况下，基础板bp可以通过将单晶硅晶片附接在第一下绝缘层il21上然后部分去除或平坦化单晶硅晶片的上部部分来形成。

如以上在图4a和4b中所述，串选择线ssl、字线wl1至wl8和地选择线gsl可以在第三方向上堆叠在基础板bp上，并且柱p穿透存储单元阵列110形成于其中的第一半导体层10中堆叠的串选择线ssl、字线wl1至wl8和地选择线gsl。

图6a是沿第三方向截取的根据一示例实施方式的存储器件100_1的一部分的垂直剖视图。参照图6a，通过设置在存储单元阵列110的边缘侧的接触插塞cp12导电路径可以形成在第一半导体层10与第二半导体层20之间。换言之，如图6a中所示，在第三方向上堆叠的串选择线ssl、字线wl1至wl8和地选择线gsl可以通过形成在上绝缘层il10中的接触插塞cp11电连接到形成在第一半导体层10的上表面上的导电图案mp11。导电图案mp11可以通过穿透第一半导体层10即上绝缘层il10和基础板bp的接触插塞cp12电连接到形成在第二半导体层20中的导电图案mp21。结果，导电图案mp11可以电连接到形成在第二半导体层20中的例如晶体管tr的半导体器件。例如，如图6a中所示，设置在存储单元阵列110的边缘侧且穿透第一半导体层10的接触插塞cp12可以用来电连接布置在存储单元阵列110中的字线wl1-wl8至形成在第二半导体层20中对应于行解码器120的电路。

图6b是沿第三方向截取的根据一示例实施方式的存储器件100_2的一部分的垂直剖视图。参照图6b，通过接触插塞cp13导电路径可以形成在第一半导体层10与第二半导体层20之间，接触插塞cp13通过穿透存储单元阵列110的柱p之间的字线wl1至wl8来形成。如图6b中所示，接触插塞cp13和绝缘层图案ip11可以通过穿透串选择线ssl、字线wl1至wl8和地选择线gsl来形成。穿透第一半导体层10的接触插塞cp13可以电连接形成在第一半导体层10的上表面上的导电图案mp12和形成在第二半导体层20中的导电图案mp22。例如，如图6b中所示，设置在存储单元阵列110的柱p之间且穿透第一半导体层10的接触插塞cp13可以被用来将布置在存储单元阵列110中的位线电连接到形成在第二半导体层20中对应于页缓冲器130的电路。

图6c是沿第三方向截取的根据一示例实施方式的存储器件100_3的一部分的垂直剖视图。参照图6c，通过接触插塞cp14导电路径可以形成在第一半导体层10与第二半导体层20之间，接触插塞cp14通过穿透存储单元阵列110的字线切口wl_cut来形成。如图6c中所示，穿透字线切口wl_cut的接触插塞cp14可以电连接形成在第一半导体层10的上表面上的导电图案mp13和形成在第二半导体层20中的导电图案mp23。例如，如图6c中所示，穿透存储单元阵列110的字线切口wl_cut的接触插塞cp14可以被用来连接形成在第一半导体层10上的电路的电源线和形成在第二半导体层20中的电路的电源线。

图7a示出根据一示例实施方式的，包括第一和第二半导体层10和20的存储器件100'的结构。图7b是存储器件100'中第二半导体层20的接触第一半导体层10的上表面的俯视图。虽然为了便于说明，图7a将第一和第二半导体层10和20示为在第三方向上彼此间隔开，但是，如图2中所示那样，当然第一半导体层10的下表面和第二半导体层20的上表面彼此接触。

如上所述，行解码器120可以被设置为具有在垂直于字线wl延伸的方向的方向上，即在字线wl排列的方向上延伸的形状。页缓冲器130可以被设置为具有在垂直于位线bl的方向上，即在位线bl排列的方向上延伸的形状。因此，在具有cop结构的存储器件100′中，由于行解码器120和页缓冲器130中的每个如图7a和7b中所示那样被分成两个或更多个部分，行解码器120和页缓冲器130可以如同风车那样被设置，以增大在第三方向上重叠第一半导体层10的存储单元阵列110的面积。换言之，参照图7a和7b，对应于行解码器120的电路可以被分成第一和第二行解码器电路rd_1和rd_2，对应于页缓冲器130的电路可以被分成第一和第二页缓冲器电路pb_1和pb_2。例如，当对应于行解码器120的电路在第二方向上基本上具有与存储单元阵列110相同的长度且对应于页缓冲器130的电路在第一方向上基本上具有与存储单元阵列110相同的长度时，对应于行解码器120和页缓冲器130的电路可以如同风车那样被设置以在第三方向上重叠第一半导体层10的存储单元阵列110。如图7a中所示那样，第一半导体层10的存储单元阵列110可以包括第一子阵列110-1和第二子阵列110-2。第一子阵列110-1可以被第一行解码器电路rd_1控制，第二子阵列110-2可以被第二行解码器电路rd_2控制。

参照图7b，当在平行于字线wl的第一方向上的虚拟线y0-y0′和在平行于位线bl的第二方向上的虚拟线x0-x0′在沿垂直于第一方向和第二方向的第三方向重叠存储单元阵列110的区域r0或r0′中的点p0处交叉时，第二半导体层20可以包括被两条虚拟线y0-y0′和x0-x0′划分的四个区r1至r4。如图7b中所示，第一和第二行解码器电路rd_1和rd_2可以分别设置在第一和第三区r1和r3中，第一和第二页缓冲器电路pb_1和pb_2可以分别设置在第二和第四区r2和r4中。例如，如果第二半导体层20的重叠第一半导体层10的存储单元阵列110的区是图7b的区r0，则第一至第四区r1至r4可以完全重叠存储单元阵列110。因此，第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2可以在第三方向上完全与存储单元阵列110重叠。在另一示例中，如果第二半导体层20的重叠第一半导体层10的存储单元阵列110的区是图7b的区r0′，则第一至第四区r1至r4可以部分重叠存储单元阵列110。因此，第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2可以包括在第三方向上不重叠存储单元阵列110的部分。

在图7b中，第一至第四区r1至r4可以基本上具有相同的面积。换言之，第一和第二行解码器电路rd_1和rd_2可以具有相同的面积，第一和第二页缓冲器电路pb_1和pb_2可以具有相同的面积。而且，第一和第二行解码器电路rd_1和rd_2可以相对于点p0对称地设置，第一和第二页缓冲器电路pb_1和pb_2也可以相对于点p0对称地设置。

图1的外围电路140可以设置在第二半导体层20的其中不设置电路rd_1、rd_2、pb_1和pb_2的区中。如图7b中所示，第二半导体层20的其中将设置外围电路140的区可以被限制。例如，外围电路140中包括的需要设置在相对大且连续的区中的电路可以具有不重叠存储单元阵列110的部分。因此，图7a的存储器件100′在垂直于第三方向的平面上占据的面积可以被增大，结果，由一个晶片制造的存储器件100′的数量可以被减小。在以下描述中，参照图8至图17详细描述根据示例实施方式的存储器件的示例，其中外围电路140设置在第二半导体层20内。

图8是根据一示例实施方式的外围电路140a的框图。如图1和2中所示，外围电路140a可以包括存储器件100中除存储单元阵列100、行解码器120和页缓冲器130外的电路。如图8中所示，外围电路140a可以包括列逻辑141、内部电压发生器142_1、高电压发生器142_2、预解码器143、温度传感器144、命令解码器145、地址解码器146、移动区域控制器147、调度器148以及测试与测量电路149。图8中示出的外围电路140a的元件仅是示例且根据一示例实施方式的外围电路140a还可以包括未在图8中示出的其它元件以及与图8中所示元件不同的其它元件。在以下描述中，参照图1描述图8的外围电路140a。

列逻辑141可以产生驱动页缓冲器130的信号，例如图1的页缓冲器控制信号c_pb。预解码器143可以产生驱动行解码器120的信号，例如确定行解码器120输出的信号的定时的信号。内部电压发生器142_1可以产生存储器件100内部使用的电压，例如施加于字线和位线的电压、参考电压和电源电压。高电压发生器142_2可以包括电荷泵、稳压器等，并且可以产生用于编程或擦除存储单元阵列110的存储单元的高电压。温度传感器144可以感测存储器件100的温度并且输出对应于感测到的温度的信号。

命令解码器145可以锁存和解码从存储器件100的外部接收的命令信号cmd，并且根据解码的命令设置存储器件的操作模式。地址解码器146可以锁存和解码从存储器件100接收的地址信号addr，并且启动根据解码的地址选中的存储块。移动区域控制器147可以控制将各种各样的电压施加至存储单元阵列110中包括的串的操作。调度器148可以包括处理器或状态机并且根据通过命令设置的模式以适当的定时产生多个控制信号。

为了在存储器件100的制造过程中提供识别存储器件100的性能的信息，测试与测量电路149可以测试或测量存储器件100的性能，例如电性能。而且，测试与测量电路149可以响应从存储器件100的外部接收的命令信号cmd而操作。包括存储器件100的系统可以使用测试与测量电路149以在运行的初始阶段获取关于存储器件100的性能的信息。

对应于图8的外围电路140a的元件的电路可以与图1的行解码器120和页缓冲器130一起设置在图2或图7a的第二半导体层20中。

图9a至9d示出根据示例实施方式的图7a的第二半导体层20的示例。详细地，图9a至9d示意性示出第二半导体层20a、20b、20c和20d的上表面。如以上在图7a和7b中所述，第二半导体层20的上表面可以接触第一半导体层10的下表面。第一和第二行解码器电路rd_1和rd_2可以分别设置在第一和第三区r1和r3中。第一和第二页缓冲器电路pb_1和pb_2可以分别设置在第二和第四区r2和r4中。图9a的第二半导体层20a可以被交叉于点p1的虚拟线y1-y1′和x1-x1′划分成第一至第四区r1a至r4a。图9b的第二半导体层20b可以被交叉于点p2的虚拟线y2-y2′和x2-x2′划分成第一至第四区r1b至r4b。图9c的第二半导体层20c可以被交叉于点p3的虚拟线y3-y3′和x3-x3′划分成第一至第四区r1c至r4c。图9d的第二半导体层20d可以被交叉于点p4的虚拟线y4-y4′和x4-x4′划分成第一至第四区r1d至r4d。

参照图9a至9d，根据示例实施方式，第一和第二行解码器电路rd_1和rd_2可以不对称地设置和/或第一和第二页缓冲器电路pb_1和pb_2可以不对称地设置。例如，如图9a中所示，第一和第二行解码器电路rd_1和rd_2分别设置在其中的第一和第三区r1a和r3a的面积可以彼此不同，和/或第一和第二页缓冲器电路pb_1和pb_2分别设置在其中的第二和第四区r2a和r4a的面积可以彼此不同。换言之，第一和第二页缓冲器电路pb_1和pb_2的面积可以彼此不同。而且，如图9b中所示，第一和第二行解码器电路rd_1和rd_2分别设置在其中的第一和第三区r1b和r3b的面积可以彼此不同，第一和第二行解码器电路rd_1和rd_2的面积可以彼此不同。

参照图9a，可以确保用于布置图1的外围电路140的相对大且连续的区域，外围电路pc可以被连续地设置在第一区和第四区r1a至r4a中的一个或更多个例如第三和第四区r3a和r4a中。而且，参照图9b，由于第一和第二行解码器电路rd_1和rd_2被不对称地设置且第一和第二页缓冲器电路pb_1和pb_2被不对称地设置，所以外围电路pc可以设置在第一至第四区r1b至r4b中的一个中，例如在第三区域r3b中。换言之，考虑到外围电路pc的设置，第一至第四区r1b至r4b可以被划分，电路rd_1、pb_1、rd_2和pb_2可以分别设置在划分出的第一至第四区r1b至r4b中。例如，当图9a的第一至第四区r1a至r4a与存储单元阵列110完全重叠时，第一至第四区r1a至r4a可以被划分使得外围电路pc与存储单元阵列110完全重叠。第一至第四区(例如图9a的r1a至r4a)可以定义包括第一至第四区的面区(planeregion)。

根据一示例实施方式，第一和第二行解码器电路rd_1和rd_2可以设置为彼此尽可能间隔开或彼此靠近。而且，第一和第二页缓冲器电路pb_1和pb_2可以设置为彼此尽可能间隔开或彼此靠近。例如，如图9a和9b中所示，第一和第二行解码器电路rd_1和rd_2可以彼此靠近，即靠近点p2或点p3，或者如图9c和9d中所示，第一和第二行解码器电路rd_1和rd_2可以彼此尽可能间隔开。虽然图9a至9d示出第一和第二页缓冲器电路pb_1和pb_2设置为彼此尽可能间隔开，但是根据一示例实施方式，第一和第二页缓冲器电路pb_1和pb_2可以彼此靠近设置。换言之，第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2可以设置在第一至第四区中以为外围电路pc提供区。

参照图9c和9d，当第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2中的每个设置为彼此尽可能间隔开时，外围电路pc可以设置在其中不设置第一和第二行解码器电路rd_1和rd_2以及第一和第二页缓冲器电路pb_1和pb_2的区域中。例如，如图9c中所示，外围电路pc可以设置在第二半导体层20c的其中不设置第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2的整个区域中。而且，如图9d中所示，外围电路pc可以设置在第二半导体层20d的其中不设置第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2的部分区域中。

具有不同面积的第一和第二页缓冲器电路pb_1和pb_2可以包括不同数量的半导体器件。例如，如图9a中所示，当设置在第四区r4a中的第二页缓冲器电路pb_2相比设置在第二区r2a中的第一页缓冲器电路pb_1具有更大的面积时，第二页缓冲器电路pb_2相比第一页缓冲器电路pb_1可以包括更多的半导体器件。换言之，电连接到第二页缓冲器电路pb_2的位线的数量可以大于电连接到第一页缓冲器电路pb_1的位线的数量。

例如，当存储单元阵列110的一个页的大小是16kb时，第二区r2a的第一页缓冲器电路pb_1可以处理4kb数据，而第四区r4a的第二页缓冲器电路pb_2可以处理12kb数据。

类似于第一和第二页缓冲器电路pb_1和pb_2，具有不同面积的第一和第二行解码器电路rd_1和rd_2可以分别包括不同数量的半导体器件。例如，如图9b中所示，当设置在第一区r1b中的第一行解码器电路rd_1相比设置在第三区r3b中的第二行解码器电路rd_2具有更小的面积时，第一行解码器电路rd_1相比第二行解码器电路rd_2可以包括更少的半导体器件。换言之，电连接到第一行解码器电路rd_1的字线的数量可以少于电连接到第二行解码器电路rd_2的字线的数量。

图10a至10c示出根据示例实施方式的图7a的第二半导体层20的示例。详细地，如同图9a至9d，图10a至10c示意性地分别示出第二半导体层20e、20f和20g的上表面。图10a的第二半导体层20e可以被交叉于点p5的虚拟线y5-y5′和x5-x5′划分成第一至第四区r1e至r4e。图10b的第二半导体层20f可以被交叉于点p6的虚拟线y6-y6′和x6-x6′划分成第一至第四区r1f至r4f。图10c的第二半导体层20g可以被交叉于点p7的虚拟线y7-y7′和x7-x7′划分成第一至第四区r1g至r4g。

根据一示例实施方式，图1的外围电路140可以被划分且设置在第二半导体层20e、20f和20g中的每一个内。换言之，外围电路140可以包括多个对应于图8的外围电路140a的元件中的一个或更多个的子电路。子电路可以被分开设置在第二半导体层20e、20f和20g中的每一个的第一至第四区中的至少两个中。

参照图10a，外围电路140可以包括可以分开设置在第二半导层20e中的第一和第二子电路pc_1和pc_2。换言之，第一子电路pc_1可以设置在第一和第二区r1e和r2e的除其中设置第一行解码器电路rd_1和第一页缓冲器电路pb_1的区域之外的整个区域中。第二子电路pc_2可以设置在第三和第四区r3e和r4e的除其中设置第二行解码器电路rd_2和第二页缓冲器电路pb_2的区域之外的整个区域中。

参照图10b，不同于图10a的示例，第一子电路pc_1可以设置在第一和第二区r1f和r2f的除其中设置第一行解码器电路rd_1和第一页缓冲器电路pb_1的区域之外的部分区域中。第二子电路pc_2可以设置在第三和第四区r3f和r4f的除其中设置第二行解码器电路rd_2和第二页缓冲器电路pb_2的区域之外的部分区域中。

参照图10c，第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2中的至少一个可以包括不重叠第一半导体层10的存储单元阵列110的部分。换言之，第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2中的至少一个可以包括不设置在第二半导体层20g的区r0″中的部分，第二半导体层20g的区r0″与第一半导体层10的存储单元阵列110重叠。例如，如图10c中所示，第二页缓冲器电路pb_2可以包括不设置在区r0″中的部分。而且，第一和第二子电路pc_1和pc_2中的至少一个可以包括不设置在第二半导体层20g的重叠第一半导体层10的存储单元阵列110的区r0″中的部分。例如，如图10c中所示，第二子电路pc_2可以包括不设置在区r0″中的部分。

根据示例实施方式，第一和第二子电路pc_1和pc_2中包括的外围电路140的元件可以以各种各样的方式布置。例如，第一和第二子电路pc_1和pc_2可以包括被配置为执行不同功能的电路、被配置为执行相同功能的电路或相同的电路。由于外围电路140的子电路被分开设置在其中设置第一和第二行解码器电路rd_1和rd_2与第一和第二页缓冲器电路pb_1和pb_2的区中，所以可以去除或减小外围电路140的设置在第二半导体层20e、20f和20g中的每一个的不重叠存储单元阵列110的区域中的部分。

图11示出根据一示例实施方式的图7a的第二半导体层20的示例。图11的第二半导体层20h可以被虚拟线y8-y8′和x8-x8′划分成第一至第四区r1h至r4h。参照图11，根据一示例实施方式，设置在第一至第四区r1h至r4h之一中的行解码器电路或页缓冲器电路可以被分开设置。例如，如图11中所示，页缓冲器子电路pb_1a和pb_1b可以被分开设置在第二半导体层20h的第二区r2h中，页缓冲器子电路pb_2a和pb_2b可以被分开设置在第二半导体层20h的第四区r4h中。

被分开设置在一个区中的行解码器电路或页缓冲器电路可以控制存储单元阵列110的不同区域。例如，形成在图7a的第一半导体层10中的存储单元阵列110可以包括重叠图11的第一区和第四区r1h和r4h的第一子阵列110-1和重叠第二区和第三区r2h和r3h的第二子阵列110-2。在第二区r2h中包括的页缓冲器子电路pb_1a和pb_1b之中，设置为与第一区r1h相邻的页缓冲器子电路pb_1a可以被配置为控制存储单元阵列110的重叠第一区和第四区r1h和r4h的第一子阵列110-1。第二区r2h的另一个页缓冲器子电路pb_1b可以被配置为控制存储单元阵列110的重叠第二区和第三区r2h和r3h的第二子阵列110-2。类似地，在第四区r4h中包括的页缓冲器子电路pb_2a和pb_2b之中，设置为与第三区r3h相邻的页缓冲器子电路pb_2b可以被配置为控制第二子阵列110-2且第四区r4h的另一个页缓冲器子电路pb_2a可以被配置为控制第一子阵列110-1。如图11中所示，形成图1的外围电路140的子电路pc_1a、pc_1b、pc_2a和pc_2b可以设置在其中不设置行解码器电路rd_1和rd_2及页缓冲器子电路pb_1a、pb_1b、pb_2a和pb_2b的区域中。

图12是根据另一示例实施方式的存储器件200的框图。与图1的存储器件100相比较，图12的存储器件200可以包括多个存储单元阵列210和250、对应于存储单元阵列210和250的多个行解码器220和260、以及多个页缓冲器230和270。外围电路240可以表示存储器件200中包括的除存储单元阵列210和250、行解码器220和260以及页缓冲器230和270之外的元件。

参照图12，存储器件200可以包括被独立控制的存储单元阵列210和250。在存储单元阵列210和250中的每一个中，多条字线可以被行解码器220和260独立地启动并且例如写操作和读操作的操作可以通过页缓冲器230和270被独立地控制。这样，在存储器件200中，存储单元阵列的被独立地控制以并行执行特定操作或执行不同操作的单元可以被称为面(plane)。在图12的示例中，存储单元阵列210和存储单元阵列250可以被称为被包括在不同的面中。

参照图12，当外围电路240从存储器件200的外部接收命令信号cmd、地址信号addr、控制信号ctrl和数据data时，外围电路240可以产生对应于面的信号。换言之，外围电路240可以为存储单元阵列210产生第一驱动电压v_x1、第一行地址a_x1和第一页缓冲器控制信号c_pb1，以及为存储单元阵列250产生第二驱动电压v_x2、第二行地址a_x2和第二页缓冲器控制信号c_pb2。页缓冲器230和270可以相对于外围电路240收发数据信号d_rw1和d_rw2。根据一示例实施方式，在cop结构中，由于不仅行解码器或页缓冲器而且整个或部分外围电路重叠存储单元阵列，所以包括多个面的存储器件可以具有进一步增大的集成度。而且，如下所述，由于对应于相邻面的行解码器和页缓冲器被设置为彼此相关，所以可以容易确保用于设置外围电路的区域。

图13示意性地示出根据一示例实施方式的图12的存储器件200的结构。如以上在图2中所述，存储器件200可以具有cop结构，在该结构中存储单元阵列210和250形成在堆叠在其中形成行解码器电路rd_11、rd_12、rd_21和rd_22与页缓冲器电路pb_11、pb_12、pb_21和pb_22的第二半导体层40上的第一半导体层30中。而且，如以上在图7a和7b中所述，对应于图12的行解码器220和260的电路与对应于页缓冲器230和270的电路可以被分开设置在第二半导体层40中。虽然为了便于说明，图13示出第一和第二半导体层30和40在第三方向上彼此间隔开，但是第一半导体层30的下表面和第二半导体层40的上表面实际上如图2中所示那样彼此接触。与图7a所示类似，存储单元阵列210和250包括字线wl_1和wl_2以及位线bl_1和bl_2。

如图13中所示，对应于图12的行解码器220的行解码器电路rd_11和rd_12与对应于图12的页缓冲器230的页缓冲器电路pb_11和pb_12可以设置在第二半导体层40的对应于第一半导体层30的第一存储单元阵列210的第一面区(firstplaneregion)r10中。而且，对应于图12的行解码器260的行解码器电路rd_21和rd_22与对应于图12的页缓冲器270的页缓冲器电路pb_21和pb_22可以设置在第二半导体层40的对应于第一半导体层30的第二存储单元阵列250的第二面区(secondplaneregion)r20中。

虽然图12和图13示出存储器件200包括两个面，但发明构思不限于此，且根据一示例实施方式的存储器件可以包括三个或更多个面。例如，存储器件可以包括在图13的第一方向和第二方向上布置的四个或更多个面，或在第一或第二方向上连续布置的三个或更多个面。

图14a和14b是根据示例实施方式的，图13的存储器件200中第二半导体层40的示例的接触第一半导体层30的上表面的示意俯视图。

如图14a和14b中所示，根据示例实施方式，行解码器电路rd_11、rd_12、rd_21和rd_22与页缓冲器电路pb_11、pb_12、pb_21和pb_22可以在第二半导体层40a或40b中相对于第一与第二面区r10与r20之间的界面if对称地设置。因此，可以产生相对大且连续的包括第一与第二面区r10与r20的界面if的至少一部分的区，图12的外围电路240可以设置在该连续的区中。

参照图14a，设置在第一面区r10中的行解码器电路rd_11和rd_12与设置在第二面区r20中的行解码器电路rd_21和rd_22可以在第二半导体层40a中相对于界面if对称地布置。而且，设置在第一面区r10中的页缓冲器电路pb_11和pb_12与设置在第二面区r20中的页缓冲器电路pb_21和pb_22可以在第二半导体层40a中相对于界面if对称地布置。因此，对应于图12的外围电路240的外围电路pc可以设置在第二半导体层40a的包括界面if的至少一部分的连续的区中。在图14a中，线x9-x9’和y9-y9’被示出且区r1i至r4i被示出，以示出与图7b、9a至9d、10a至10c和11中的虚拟线(例如图9a中的x1-x1'和y1-y1')和区(例如r1a至r4a)相似的线和区可以如何被应用于图14a。诸如图14b、15、16a至16d和17的稍后描述的另外的附图可以被修改以包括虚拟线和区。

参照图14b，为了增大包括界面if的至少一部分的连续的区的尺寸，第一面区r10中的页缓冲器电路pb_11和pb_12与行解码器电路rd_11和rd_12可以被不对称地设置，以及第二面区r20中的页缓冲器电路pb_21和pb_22与行解码器电路rd_21和rd_22可以被不对称地设置。而且，第一面区r10的页缓冲器电路pb_11和pb_12可以设置为彼此尽可能间隔开，且第一面区r10的行解码器电路rd_11和rd_12也可以设置为彼此尽可能间隔开。类似地，第二面区r20的页缓冲器电路pb_21和pb_22可以设置为彼此尽可能间隔开，且第二面区r20的行解码器电路rd_21和rd_22也可以设置为彼此尽可能间隔开。因此，在第一和第二区r10和r20中包括界面if的至少一部分的连续的区可以具有相对大的面积，外围电路pc可以设置在包括界面if的至少一部分的所述区中。

图15是根据一示例实施方式的，图13的存储器件200中第二半导体层40的接触第一半导体层30的上表面的示意俯视图。参照图15，在第二半导体层40c中，对应于图12的外围电路240的电路可以不仅设置在包括第一与第二面区r10与r20的界面if的至少一部分的区中，而且设置在第一面区r10或第二面区r20中。换言之，如图15中所示，在形成图12的外围电路240的子电路之中，子电路pc_20可以设置在第二半导体层40c的第一面区r10中，子电路pc_30可以设置在第二半导体层40c的第二面区r20中。如以下在图16a至16d中所述，形成图12的外围电路240的子电路pc_10、pc_20和pc_30可以以各种各样的方式布置。

图16a至16d示出根据示例实施方式的，图12的外围电路240的设置的示例。图12的外围电路240可以包括图8中示出的元件。虽然图16a至16d仅示出外围电路240的元件中的一些，但是外围电路240的未示出的元件可以与示出的元件一起设置。

参照图16a，根据一示例实施方式，外围电路240的分开设置在第二半导体层40d中的子电路pc_10、pc_20和pc_30中的每个可以包括被配置为执行不同功能的电路。例如，如图16a中所示，子电路pc_10可以包括对应于命令解码器145、地址解码器146、移动区域控制器147和调度器148的电路，子电路pc_20可以包括对应于内部电压发生器142_1的电路，子电路pc_30可以包括对应于高电压发生器142_2的电路。

根据一示例实施方式，对应于外围电路240的元件——被图12的第一和第二存储单元阵列210和250共同使用的元件——的电路可以设置在第二半导体层40d的包括第一与第二面区r10与r20的界面if的至少一部分的区域中。例如，如图16a中所示，子电路pc_10可以包括对应于命令解码器145和地址解码器146的电路。设置在第一面区r10中的行解码器电路rd_11和rd_12与页缓冲器电路pb_11和pb_12、以及设置在第二面区r20中的行解码器电路rd_21和rd_22与页缓冲器电路pb_21和pb_22可以共同被子电路pc_10中包括的电路控制。

参照图16b，根据一示例实施方式，外围电路240的被分开设置在第二半导体层40e中的子电路pc_10、pc_20和pc_30可以包括被配置为执行相同功能的电路，即冗余电路。例如，如图16b中所示，当子电路pc_10可以包括对应于命令解码器145、地址解码器146、电压发生器142和调度器148的电路时，子电路pc_20和pc_30可以包括对应于移动区域控制器147_1和147_2的电路。

参照图16c，根据一示例实施方式，可以在第二半导体层40f的第一和第二面区r10和r20中的每个中设置对应于外围电路240的元件——被配置为相对于图12的第一和第二存储单元阵列210和250执行相同功能的元件——的电路。例如，如图16c中所示，设置在第一面区r10中的子电路pc_20可以包括对应于第一存储单元阵列210的操作中涉及的电压发生器142'_1和调度器148_1的电路，设置在第二面区r20中的子电路pc_30可以包括对应于第二存储单元阵列250的操作中涉及的电压发生器142′_2和调度器148_2的电路。换言之，第一面区r10的电压发生器142'_1可以产生用于第一存储单元阵列210的操作的电压，调度器148_1可以产生控制第一存储单元阵列210的操作的控制信号。而且，第二面区r20的电压发生器142′_2可以产生用于第二存储单元阵列250的操作的电压，调度器148_2可以产生控制第二存储单元阵列250的操作的控制信号。设置在第二半导体层40f的包括第一与第二面区r10与r20的界面if的至少一部分的区域中的子电路pc_10可以包括对应于被公共地用于第一和第二存储单元阵列210和250的命令解码器145和地址解码器146的电路。

参照图16d，设置在第二半导体层40g中的外围电路240的子电路pc_10、pc_20和pc_30中的至少一个可以包括测试与测量电路149_1或149_2。如上所述，测试与测量电路149_1或149_2可以输出指示关于图12的存储器件200的性能的信息的信号。如图16d中所示，两个测试与测量电路149_1和149_2可以分别包括在子电路pc_20和pc_30中。或者，不同于图16d的图示，单个测试与测量电路可以包括在子电路pc_10、pc_20和pc_30中的任何一个中。

图17示出根据一示例实施方式的，图12的外围电路240的设置的一示例。如以上在图14和15中所述，对应于图12的行解码器220和260与页缓冲器230和270的电路可以在第二半导体层40h中相对于第一与第二面区r10与r20的界面if对称地设置。

根据一示例实施方式，一个面区r10或r20的电路可以如以上在图9a和9b中所述那样被不对称地设置。换言之，如图17中所示，第一面区r10中的页缓冲器电路pb_11和pb_12可以不对称地设置。因此，与图14a的示例相比，图17的第二半导体层40h中相对大的包括第一与第二面区r10与r20的界面if的一部分的区域可以被用于图12的外围电路240的设置。

图18是根据示例实施方式的包括存储器件2110的计算系统2000的框图。参照图18，计算系统2000可以包括存储系统2100、处理器2200、ram(随机存取存储器)2300、输入/输出(i/o)接口2400和电源2500。虽然未在图18中示出，但是计算系统2000还可以包括能够与视频卡、声卡、存储卡、usb设备或其它电子系统通信的端口。计算系统2000可以用台式电脑或服务器或者诸如膝上型电脑、移动电话、个人数字助理(pda)和照相机的便携式电子设备来实现。

处理器2200可以执行特定的计算或任务。例如，处理器2200可以是微处理器、中央处理单元(cpu)或应用处理器(ap)。处理器2200可以通过总线2600与ram2300、输入/输出接口2400和存储系统2100通信。处理器2200可以连接到诸如外围部件互连(pci)总线的扩展总线。

存储系统2100可以包括根据以上参照图1至17描述的示例实施方式实现的存储器件2110。因此，存储器件2110可以具有高度集成的存储单元，从而计算系统2000中的存储系统2100可以具有高数据存储容量。存储系统2100可以包括被配置为操作存储器件2110的存储控制器2120。

ram2300可以存储用于计算系统2000的运行的数据。例如，ram2300可以用dram、移动dram、sram、pram、fram、rram和/或mram来实现。

输入/输出接口2400可以包括诸如键盘、小键盘或鼠标的输入设备和诸如打印机或显示器的输出设备。电源2500可以供应计算系统2000的运行所需的运行电压。

应理解，在此描述的示例实施方式应只在描述性的意义上被考虑而非出于限制的目的。对根据示例实施方式的每一种器件或方法内的特征或方面的描述通常应被认为可用于根据示例实施方式的其它器件或方法中的其它相似的特征或方面。虽然已经具体显示和描述了一些示例实施方式，但是本领域普通技术人员将理解，可以对其进行形式和细节上的改变而不背离权利要求的精神和范围。

本申请要求2016年5月16日向韩国知识产权局提交的韩国专利申请第10-2016-0059775号的权益，其公开通过引用全文结合在此。