本申请案享有以日本专利申请案2017-56335号(申请日：2017年3月22日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
实施方式涉及一种半导体存储装置。
背景技术：
作为半导体存储装置，已知有nand(notand，与非)型闪速存储器。
技术实现要素：
本发明的实施方式提供一种意在缩短读出时间的半导体存储装置。
实施方式的半导体存储装置具备：第一存储单元，电连接在第一位线及第一字线；第二存储单元，电连接在第二位线及所述第一字线；以及第一电路，对所述第一字线施加电压。所述第一电路在所述第一存储单元的读出中，对所述第一字线供给第一电压，在所述第二存储单元的读出中，对所述第一字线供给比所述第一电压大的第二电压。
附图说明
图1是表示第一实施方式的半导体存储装置的图。
图2是表示第一实施方式的半导体存储装置中的存储单元阵列的图。
图3是表示第一实施方式的半导体存储装置中的区块的电路图。
图4是表示第一实施方式的半导体存储装置中的区块的剖视图。
图5是表示第一实施方式的半导体存储装置中的存储单元晶体管的阈值分布的曲线图。
图6是表示第一实施方式的半导体存储装置中的行解码器、电压产生电路、及存储单元阵列的图。
图7是表示第一实施方式的半导体存储装置中的读出动作的各种电压的时序表。
图8是表示第一实施方式的半导体存储装置中的读出动作的图。
图9是表示第一实施方式的半导体存储装置中的读出动作的图。
图10是表示第一实施方式的半导体存储装置中的指令序列的第一例的图。
图11是表示第一实施方式的半导体存储装置中的指令序列的第二例的图。
图12是表示比较例的半导体存储装置中的读出动作的各种电压的时序表。
图13是表示第二实施方式的半导体存储装置中的读出动作的各种电压的时序表。
图14是表示第二实施方式的半导体存储装置中的读出动作的图。
图15是表示第二实施方式的半导体存储装置中的读出动作的图。
图16是表示第三实施方式的半导体存储装置中的读出动作的各种电压的时序表。
图17是表示第四实施方式的半导体存储装置中的读出动作的各种电压的时序表。
具体实施方式
以下参照附图对本实施方式进行说明。在附图中，对于相同部分标注相同的参照符号。
＜第一实施方式＞
使用图1至图12对第一实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，对存储单元三维积层在半导体衬底上的三维积层型nand闪速存储器进行说明。另外，在以下的说明中，“连接”不仅为直接连接的情况，还包含经由任意元件连接的情况。另外，晶体管的第一端子表示源极或漏极中的一者，晶体管的第二端子表示源极或漏极中的另一者。另外，晶体管的控制端子表示栅极。
[第一实施方式的构成例]
以下，使用图1至图6对第一实施方式中的构成例进行说明。
如图1所示，半导体存储装置100包含平面10a、10b、输入输出电路14、逻辑控制电路15、就绪/忙碌控制电路16、寄存器17、定序器18、及电压产生电路19。
输入输出电路14从半导体存储装置100的外部(主机或存储器控制器)接收信号io(io0～io7)及向外部发送信号io。信号io包含指令、地址及数据等。输入输出电路14将来自外部的指令及地址传输至寄存器17。输入输出电路14将来自外部的写入数据传输至读出放大器13(13a、13b)，并将来自读出放大器13的读出数据传输至外部。另外，输入输出电路14将读出数据与数据选通信号dqs,/dqs一起发送至外部。读出数据与信号dqs,/dqs同步读出。
逻辑控制电路15从外部接收各种控制信号，控制输入输出电路14及定序器18。作为该控制信号，例如使用芯片赋能信号/ce、指令锁存赋能信号cle、地址锁存赋能信号ale、写入赋能信号/we、读出赋能信号/re、写入保护信号/wp及数据选通信号dqs,/dqs。信号/ce对半导体存储装置100(半导体芯片)赋能。信号cle及ale分别将信号io为指令及地址通知给输入输出电路14。信号/we对输入输出电路14指示输入信号io。信号/re对输入输出电路14指示输出信号io。信号/wp例如在电源接通/断开时使半导体存储装置100为保护状态。信号dqs,/dqs被与写入数据一起接收。写入数据与信号dqs,/dqs同步写入。
就绪/忙碌控制电路16将信号/rb传输至外部而将半导体存储装置100的状态通知给外部。信号/rb表示半导体存储装置100为就绪状态(能受理来自外部的命令的状态)或忙碌状态(无法受理来自外部的命令的状态)。
寄存器17保持指令及地址。寄存器17将地址传输至行解码器12(12a、12b)及读出放大器13(13a、13b)，并且将指令传输至定序器18。另外，寄存器17保持用来控制基于指令而执行的序列的各种表。
定序器18接收指令，参照寄存器17的各种表。而且，定序器18依照各种表中所示的信息控制整个半导体存储装置100。
电压产生电路19包含各种驱动器。电压产生电路19按照定序器18的控制产生数据的写入、读出、及删除等动作所需的电压。电压产生电路19将所产生的电压供给至行解码器12及读出放大器13。
平面10a包含存储单元阵列11a、行解码器12a、及读出放大器13a。平面10b具有与平面10a相同的构成，包含存储单元阵列11b、行解码器12b、及读出放大器13b。以下，省略平面10b的说明而对平面10a进行说明。
行解码器12a从寄存器17接收行地址，基于行地址选择存储单元阵列11a内的字线wl。而且，行解码器12a将来自电压产生电路19的电压供给至所选择的字线wl。
读出放大器13a将来自电压产生电路19的电压供给至位线bl，由此经由存储单元阵列11a内的位线bl读出存储单元的数据，或经由位线bl将数据写入至存储单元阵列10内的存储单元中。读出放大器13a包含未图示的数据锁存器，数据锁存器暂时存储写入数据及读出数据。读出放大器13a从寄存器17接收列地址，基于列地址将数据锁存器的数据输出至输入输出电路14。
如图2所示，存储单元阵列11a具备包含与行及列建立对应的非易失性的存储单元晶体管(存储单元)的多个区块blk(blk0、blk1、blk2、…)。区块blk例如包含4个串单元su(su0～su3)。而且，串单元su包含多个nand串35。存储单元阵列11a内的区块数及区块内的串单元数为任意。
如图3所示，nand串35包含n个存储单元晶体管mt(mt0～mtn-1)及选择晶体管st1、st2。存储单元晶体管mt具备控制栅极与电荷蓄积层，且非易失地保存数据。而且，存储单元晶体管mt串联连接在选择晶体管st1的第一端子与选择晶体管st2的第一端子之间。
串单元su0～su3中的选择晶体管st1的控制端子连接在选择栅极线sgd0～sgd3。相对于此，串单元su0～su3中的选择晶体管st2的控制端子例如共通地连接在选择栅极线sgs，但也可针对每一串单元连接在不同的选择栅极线sgs0～sgs3。另外，位于同一区块blk内的存储单元晶体管mt0～mtn-1的控制端子共通地连接在字线wl0～wln-1。
另外，在存储单元阵列11a内位于同一列的nand串35的选择晶体管st1的第二端子共通连接在位线bl(bl0～blm-1)的任一者。也就是说，位线bl在多个区块blk间共通地连接nand串35。进而，多个选择晶体管st2的第二端子共通地连接在源极线sl。
也就是说，串单元su是连接在不同的位线bl且连接在相同的选择栅极线sgd的nand串35的集合体。另外，区块blk是将字线wl设为共通的多个串单元su的集合体。而且，存储单元阵列11a是将位线bl设为共通的多个区块blk的集合体。
总括地对串单元su内的连接在任一字线wl的存储单元mt进行数据的写入及读出。将该单位称为页面。
另一方面，数据的删除能以区块blk单位或小于区块blk的单位进行。关于删除方法，例如记载在题为“nonvolatilesemiconductormemorydevice(非易失性半导体存储器装置)”的在2011年9月18日提出申请的美国专利申请案13/235,389号。另外，记载在题为“non-volatilesemiconductorstoragedevice(非易失性半导体存储器装置)”的在2010年1月27日提出申请的美国专利申请案12/694,690号。进而，记载在题为“nonvolatilesemiconductormemorydeviceanddataerasemethodthereof(非易失性半导体存储器装置及其数据删除方法)”的在2012年5月30日提出申请的美国专利申请案13/483,610号。所述专利申请案是通过参照而将其整体内容引用于本案说明书中。
如图4所示，在p型井区域(半导体衬底)20上设置着多个nand串35。也就是说，在井区域20上依序积层着作为选择栅极线sgs发挥功能的例如4层配线层21、作为字线wl(wl0～wln-1)发挥功能的n层配线层22、及作为选择栅极线sgd发挥功能的例如4层配线层23。在所积层的配线层间形成着未图示的绝缘层。
而且，设置着通过所述配线层21、22、23内并到达至井区域20的柱状导电体24。在导电体24的侧面依序设置着栅极绝缘层25、电荷蓄积层(绝缘层或导电层)26、及区块绝缘层27。利用导电体24、栅极绝缘层25、电荷蓄积层26、及区块绝缘层27构成存储单元晶体管mt、及选择晶体管st1、st2。导电体24作为nand串35的电流路径发挥功能，成为供形成各晶体管的通道的区域。而且，导电体24的上端连接在作为位线bl发挥功能的金属配线层28。
在井区域20的表面区域内设置着n+型杂质扩散层29。在扩散层29上设置着接触插塞30。接触插塞30连接在作为源极线sl发挥功能的金属配线层31。进而，在井区域20的表面区域内设置着p+型杂质扩散层32。在扩散层32上设置着接触插塞33。接触插塞33连接在作为井配线cpwell发挥功能的金属配线层34。井配线cpwell是用以经由井区域20对导电体24施加电位的配线。
在记载图4的纸面的进深方向上排列着多个以上的构成，通过在进深方向上排列的多个nand串35的集合构成串单元su。
进而，存储单元阵列11a的构成也可以是其他构成。也就是说，存储单元阵列11a的构成例如记载在题为“三维积层型非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”的在2009年3月19日提出申请的美国专利申请案12/407,403号。另外，记载在题为“三维积层型非易失性半导体存储器(threedimensionalstackednonvolatilesemiconductormemory)”的在2009年3月18日提出申请的美国专利申请案12/406,524号、题为“非易失性半导体存储装置及其制造方法(non-volatilesemiconductorstoragedeviceandmethodofmanufacturingthesame)”的在2010年3月25日提出申请的美国专利申请案12/679,991号、题为“半导体存储器及其制造方法(semiconductormemoryandmethodformanufacturingsame)”的在2009年3月23日提出申请的美国专利申请案12/532,030号。所述专利申请是通过参照而将其整体内容引用于本案说明书中。
在图5中表示存储单元晶体管mt存储2位(4值)数据的例。
如图5所示，存储单元晶体管mt的阈值电压取离散性的例如包含于4个分布的任一者的值。将该4个分布按阈值从低到高的顺序称为er电平、a电平、b电平及c电平。
er电平例如相当于数据的删除状态。而且，er电平所包含的阈值小于电压vfya，且具有正或负的值。
a～c电平相当于将电荷注入至电荷蓄积层而写入数据的状态。a～c电平的各分布所包含的阈值例如具有正的值。a电平所包含的阈值为验证电压vfya以上，且小于验证电压vfyb。b电平所包含的阈值为验证电压vfyb以上，且小于验证电压vfyc。c电平所包含的阈值为验证电压vfyc以上，且小于读出通过电压vread。此处，vfya＜vfyb＜vfyc＜vread。
另外，读出电压va设定在er电平与a电平之间，读出电压vb设定在a电平与b电平之间，读出电压vc设定在b电平与c电平之间(va＜vfya、vb＜vfyb、vc＜vfyc)。被施加有读出电压va、vb、vc的存储单元晶体管mt根据所存储的数据而接通或断开，可判定该阈值电压是高于还是低于所施加的读出电压。读出通过电压vread是比最高的阈值电压分布(此处为c电平)的上限高的电压，被施加有读出通过电压vread的存储单元晶体管mt不管所存储的数据均接通。
如上所述，各存储单元晶体管mt具有4个阈值分布中的任一者，由此可获得4种状态。将所述状态以2进制记法分配于00～11，由此，各存储单元晶体管mt可保持2位数据。
此外，以下的实施方式也可应用在能够存储3位以上的数据的存储单元晶体管mt。另外，也可应用在能够存储1位数据的存储单元晶体管mt。
在图6中，特别对行解码器12a及电压产生电路19进行表示。
如图6所示，行解码器12a包含传输晶体管51、52(52_0～52_n-1)、53、及区块解码器54。
传输晶体管51的第一端子电连接在配线sgsd，第二端子电连接在选择栅极线sgs。传输晶体管52_0～52_n-1的第一端子电连接在字线wl0～n-1，第二端子电连接在控制栅极线cg0～cgn-1。传输晶体管51的第一端子电连接在配线sgdd，第二端子电连接在选择栅极线sgd。将来自区块解码器54的信号供给至传输晶体管51、52、53的控制端子。
区块解码器54对区块地址进行解码。而且，区块解码器54根据区块地址的解码结果而将传输晶体管51、51、53接通或断开的信号(电压)供给至传输晶体管51、52、53的控制端子。更具体来说，区块解码器54在选择有对应的区块的情况下供给传输晶体管51、52、53接通的电压。另一方面，区块解码器54在未选择对应的区块的情况下供给传输晶体管51、52、53断开的电压。此处，所谓晶体管的接通，表示晶体管从第一端子将任意电压传输至第二端子的状态。
电压产生电路19包含sgs驱动器41、cg驱动器42(42_0～42_n-1)及sgd驱动器43。
sgs驱动器41在各个动作中产生选择栅极线sgs所需的电压，并将其供给至配线sgsd。传输晶体管51按照区块解码器54的控制而将来自sgs驱动器41的电压传输至选择栅极线sgs。
cg驱动器42_0～42_n-1在各个动作中产生字线wl0～n-1所需的电压，并将其供给至控制栅极线cg0～cgn-1。传输晶体管52_0～52_n-1按照区块解码器54的控制将来自cg驱动器42_0～42_n-1的电压传输至字线wl0～n-1。
sgd驱动器43在各个动作中产生选择栅极线sgs所需的电压，并将其供给至配线sgdd。传输晶体管53按照区块解码器54的控制将来自sgd驱动器43的电压传输至选择栅极线sgd。
[第一实施方式的读出动作]
以下，使用图7至图9对第一实施方式中的读出动作进行说明。在图7中示出读出动作中的第一区域的列选择时及第二区域的列选择时的各种电压的时序表。另外，在图8中示出读出动作中的第一区域的列选择时的图，在图9中示出读出动作中的第二区域的列选择时的图。
如图7至图9所示，在本例中，存储单元阵列11a以列单位(位线bl单位)被分成2个区域(第一区域及第二区域)，并在各个区域中进行读出动作。第一区域及第二区域是根据距电压产生电路19(cg驱动器42)的距离而设定。更具体来说，第一区域是靠近cg驱动器42的区域，第二区域是远离cg驱动器42的区域。此处，示出如下例，即，在存储单元阵列11a设置着位线bl0～bl15，且第一区域包含位线bl0～bl7，第二区域包含位线bl8～bl15。接下来，在选择有第一区域的列的情况下与选择有第二区域的列的情况下，适当控制供给至选择字线wl的电压。
首先，使用图7及图8对在读出动作中选择有第一区域的列(位线bl0～bl7)的情况下的时序表进行说明。
此外，在图7中，sel.wl表示选择字线，unsel.wl表示非选择字线，sel.bl表示选择位线，unsel.bl表示非选择位线。另外，选择字线wl的实线表示选择字线wl靠近cg驱动器42的部分(例如位于第一区域的部分，以下称为第一部分)的电压波形。该部分的电压与cg驱动器42所供给的电压实质上相同。另一方面，选择字线wl的虚线表示选择字线wl远离cg驱动器42的部分(例如位于第二区域的部分，以下称为第二部分)的电压波形。成为这种电压波形的原因在于，来自cg驱动器42的电压根据该cg驱动器42的距离延迟而施加至选择字线wl远离cg驱动器42的部分。此处，示出选择字线wl0的例。另外，图7是依序连续地进行利用电压va的读出及利用电压vc的读出的例。
如图7及图8所示，首先，在初始状态(时刻t11以前)下，各种电压为电压vss。
接下来，在时刻t11，cg驱动器42_1～42_n-1对非选择字线wl1～wln-1供给电压vread。由此，连接在非选择字线wl1～wln-1的存储单元晶体管mt1～mtn-1不论其阈值如何均接通。
另外，在时刻t11，sgs驱动器41对选择栅极线sgs供给电压vsg，sgd驱动器43对选择栅极线sgd供给电压vsg。电压vsg是使选择晶体管st1、st2接通的电压。
另外，在时刻t11，对选择位线bl0～bl7施加电压vbl(＜vread)，对非选择位线bl8～bl15施加电压vsrc(＜vbl)。
进而，在时刻t11，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。由此利用电压va对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，小于电压va的电压被施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而并未达到读出所需的电压va(并未升压至电压va)。然而，选择字线wl0的第二部分所处的第二区域的列为非选择。因此，无须进行连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0的读出。因此，本例中的读出动作不会产生问题。
接下来，在时刻t13，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，小于电压vc的电压被施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而并未达到读出所需的电压vc(并未升压至电压vc)。然而，与利用电压va之读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t15，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
其次，使用图7及图9，对在读出动作中选择有第二区域的列(位线bl8～bl15)的情况下的时序表进行说明。
如图7及图9所示，首先，在初始状态(时刻t11以前)下，各种电压为电压vss。
接下来，在时刻t11，与选择有第一区域的列的情况同样，对非选择字线wl1～wln-1施加电压vread，对选择栅极线sgs施加电压vsg，对选择栅极线sgd施加电压vsg。另外，在时刻t11，对选择位线bl8～bl15施加电压vbl，对非选择位线bl0～bl7施加电压vsrc。
进而，在时刻t11，cg驱动器42_0对选择字线wl0供给电压vk1。由此，将电压vk1施加至选择字线wl0的第一部分。电压vk1是cg驱动器42_0暂时供给的较大的电压，且vk1＞va。通过该电压vk1不延迟地(比供给va的情况更快)将电压va施加至选择字线wl0的第二部分。
其后，在时刻t12，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。接下来，利用电压va对连接在选择字线wl0且连接在选择位线bl8～8l15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk1之后施加电压va。因此，选择字线wl0的第一部分在稳定于读出所需的电压va之前需要时间。然而，选择字线wl0的第一部分所处的第一区域的列为非选择。因此，无须进行连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0的读出。因此，本例中的读出动作不会产生问题。
接下来，在时刻t13，cg驱动器42_0对选择字线wl0供给电压vk2。由此，将电压vk2施加至选择字线wl0的第一部分。电压vk2是cg驱动器42_0暂时供给的较大的电压，且vk2＞vc。利用该电压vk2不延迟地(比供给vc的情况更快)将电压vc施加至选择字线wl0的第二部分。
其后，在时刻t14，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk2之后施加电压vc。因此，选择字线wl0的第一部分在稳定于读出所需的电压vc之前需要时间。然而，与利用电压va读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t15，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
此外，即便在选择有第一区域的列的情况下，cg驱动器42_0也可在时刻t11、t13分别将较大的电压vk1'、vk2'暂时供给至选择字线wl0。此时，vk1'＜vk1，vk2'＜vk2。
[第一实施方式的指令序列]
在所述读出动作中，例如将8条位线bl设定为读出单位，选择第一区域或第二区域的8条位线bl。而且，在选择有第一区域的情况下，依序对选择字线wl供给电压va、vc。另一方面，在选择有第二区域的情况下，依序对选择字线wl供给电压vk1、va、vk2、vc。此种特殊读出模式的设定，也就是读出单位的设定及读出区域的选择是按照所接收的指令来执行。
以下，使用图10及图11对用来执行所述读出动作的指令序列进行说明。此外，在以下的说明中，指令、地址及数据是由外部(存储器控制器)发行，并由半导体存储装置100接收。另外，指令、地址及数据与各信号的断言同步输入。
图10所示的第一例是基于特殊指令序列的例。
如图10所示，在第一例中，首先，半导体存储装置100接收指令cmd1。指令cmd1为特殊指令，且是命令特殊读出模式的指令。此处，指令cmd1是设定读出单位的指令。更具体来说，指令cmd1设定8条位线bl作为读出单位。
接下来，半导体存储装置100接收地址add1。地址add1在伴随有指令cmd1的特殊读出中指定读出数据的区域。更具体来说，地址add1例如指定平面10a及第一区域。
通过所述指令cmd1及地址add1而设定特殊读出模式。也就是说，执行本例中的读出单位的设定及读出区域的选择，并对应于所选择的读出区域而决定供给至选择字线wl的电压。
接下来，半导体存储装置100接收指令/地址(ca)集。ca集通常是用来执行读出所需的指令及地址的集合。
更具体来说，首先，半导体存储装置100接收指令cmd2。指令cmd2是命令读出中的地址的输入的指令。接下来，半导体存储装置100例如遍及5个循环接收地址add(add2～add6)。地址add2～add6指定读出数据的地址，例如指定区块、部分区块(串单元)、行(字线)及列(位线)。更具体来说，例如选择区块blk0、串单元su0、字线wl0及位线bl0～bl7。所选择的位线bl0～bl7的条数基于根据所述指令cmd1的设定。其后，半导体存储装置100接收指令cmd3。指令cmd3是命令读出的执行的指令。
接下来，半导体存储装置100响应指令cmd3而成为忙碌状态(rb＝“l”电平)，开始读出。在作为忙碌状态的期间t1执行读出。此处，将8条位线bl设为读出单位对第一区域进行读出。因此，依序对选择字线wl供给电压va、vc。其后，半导体存储装置100成为就绪状态(rb＝“h”电平)，结束读出。
图11所示的第二例是根据setfeature(设置特征)指令序列的例。
如图11所示，在第二例中，首先，半导体存储装置100接收指令cmd4。指令cmd4是命令半导体存储装置100变更参数的指令。
接下来，半导体存储装置100接收地址add7。地址add7指定与欲变更的参数对应的地址。此处，已变更的参数为读出模式。
接下来，半导体存储装置100例如遍及4个循环接收数据dt(dt1～dt4)。数据dt是相当于要进行变更的参数的数据。此处，数据dt例如包含读出单位、读出区域及供给至选择字线wl的电压等。
由此，半导体存储装置100成为忙碌状态而开始进行setfeature。在作为忙碌状态的期间t2进行setfeature，重写设定的参数。
如此，通过指令cmd4、地址add7及数据dt设定特殊读出模式。也就是说，执行本例中的读出单位的设定及读出区域的选择，并对应于所选择的读出区域而决定供给至选择字线wl的电压。
当setfeature结束时，半导体存储装置100成为特殊读出模式。因此，当半导体存储装置100接收到指令/地址(ca)集时成为忙碌状态，开始读出。接下来，在作为忙碌状态的期间t3进行与图10的期间t1相同的读出。
[第一实施方式的效果]
如图12所示，在比较例中，选择所有列(位线bl0～bl15)进行读出动作。接下来，依序对选择字线wl供给电压vk1、va、vk2、vc。也就是说，在比较例中，在时刻t21～t25选择所有位线bl0～bl15，并对选择字线wl供给所述第一实施方式中的选择有第二区域的情况下的电压。
此时，通过对选择字线wl供给电压vk1、vk2，能够使选择字线wl的第二部分(远离cg驱动器42的部分)快速升压至电压va、vc。另一方面，由于导致选择字线wl的第一部分(靠近cg驱动器的部分)升压至电压vk1、vk2，所以其后直至降压至电压va、vc并稳定为止需要时间。其结果，特别是选择字线wl的第一部分侧的存储单元晶体管mt的读出耗费时间。另外，存在如下情况，即，因将较大的电压暂时施加至选择字线wl的第一部分而使得第一部分侧的存储单元晶体管mt接通。由此，存在从字线wl到位线bl产生噪声的情况，直至位线bl稳定为止需要时间，进而读出耗费时间。
相对于此，在第一实施方式中，存储单元阵列11a以列(位线bl)单位被分成第一区域(靠近cg驱动器42的区域)与第二区域(远离cg驱动器42的区域)，在各个区域进行读出动作。接下来，在选择有第一区域的列的情况下与选择有第二区域的列的情况下，适当控制供给至选择字线wl的电压。由此，能够迅速对选择字线wl的第一部分或第二部分施加读出电压(va、vc)，从而能够缩短读出时间。
更具体来说，如图7所示，在选择有第一区域的列的情况下，依序对选择字线wl供给电压va、vc。由此，能够使选择字线wl的第一部分的电压迅速升压至电压va、vc并使之稳定，从而能够缩短读出时间。另一方面，选择字线wl的第二部分不会达到读出所需的电压va、vc。然而，由于选择字线wl的第二部分所处的第二区域的列为非选择，所以无须进行第二区域的存储单元晶体管mt的读出。因此，本例中的读出动作不会产生问题。
另外，如图7所示，在选择有第二区域的列的情况下，依序对选择字线wl供给电压vk1、va、vk2、vc。由此，能够使选择字线wl的第二部分的电压迅速升压至电压va、vc并使之稳定，从而能够缩短读出时间。另一方面，选择字线wl的第一部分直至稳定于读出所需的电压va、vc为止需要时间。然而，由于选择字线wl的第一部分所处的第一区域的列为非选择，所以无需进行第一区域的存储单元晶体管mt的读出。因此，本例中的读出动作不会产生问题。
此外，于在第一实施方式中选择有第二区域的列的情况下，也能够使电压vk1、vk2大于比较例，由此，能够使选择字线wl的第二部分的电压进一步迅速地升压至电压va、vc为止。
另外，在第一实施方式中，将平面10中的存储单元阵列11分成第一区域与第二区域的2个区域，但并不限定于此，也可分成3个以上的区域。
另外，在第一实施方式中，对作为半导体存储装置的三维积层型nand闪速存储器进行了说明，但并不限定于此，也可应用于二维排列的nand闪速存储器。
＜第二实施方式＞
使用图13至图15对第二实施方式的半导体存储装置进行说明。在第二实施方式中进行位线屏蔽方式的读出。位线屏蔽方式是指选择例如奇数列或偶数列并读出任一列的方式。以下，对第二实施方式进行详细说明。
此外，在第二实施方式中，主要对与所述第一实施方式不同的点进行说明，并省略相同点的说明。
[第二实施方式的读出动作]
以下，使用图13至图15对第二实施方式中的读出动作进行说明。
在图13中示出读出动作中的第一区域的奇数列选择时及第二区域的奇数列选择时的各种电压的时序表。在图14中示出读出动作中的第一区域的奇数列选择时的图，在图15中示出读出动作中的第二区域的奇数列选择时的图。
如图13至图15所示，在本例中，存储单元阵列11a以列单位(位线bl单位)被分成2个区域(第一区域及第二区域)，进而被分成奇数列及偶数列。接下来，在选择有第一区域的列(奇数列及偶数列)的情况下与选择有第二区域的列(奇数列及偶数列)的情况下，适当控制供给至选择字线wl的电压。
此外，由于在各个区域中选择有偶数列的情况下的控制与选择有奇数列的情况下的控制相同，所以以下对选择有奇数列的情况进行说明。
首先，使用图13及图14对在读出动作中选择有第一区域的奇数列(位线bl1、bl3、bl5、bl7)的情况下的时序表进行说明。
如图13及图14所示，在时刻t31～t35，与第一实施方式同样，依序对选择字线wl0施加电压va、vc。另外，与第一实施方式同样，对非选择字线wl1～wln-1施加电压vread，对选择栅极线sgs施加电压vsg，对选择栅极线sgd施加电压vsg。
另一方面，在时刻t31～t35，与第一实施方式不同地对选择位线bl1、bl3、bl5、bl7施加电压vbl，对非选择位线bl0、bl2、bl4、bl6、bl8～bl15施加电压vsrc。
由此，利用电压va、vc对连接在选择字线wl0且连接在选择位线bl1、bl3、bl5、bl7的存储单元晶体管mt0进行读出。另一方面，未利用电压va、vc对连接在选择字线wl0且连接在非选择位线bl0、bl2、bl4、bl6、bl8～bl15的存储单元晶体管mt0进行读出。
此时，第一区域中的非选择位线bl0、bl2、bl4、bl6是作为屏蔽线发挥功能。也就是说，第一区域中的非选择位线bl0、bl2、bl4、bl6降低第一区域中的选择位线bl1、bl3、bl5、bl7的读出动作时的噪声。
接下来，使用图13及图15对在读出动作中选择有第一区域的奇数列(位线bl9、bl11、bl13、bl15)的情况下的时序表进行说明。
如图13及图15所示，在时刻t31～t35，与第一实施方式同样，依序对选择字线wl0施加电压vk1、va、vk2、vc。另外，与第一实施方式同样，对非选择字线wl1～wln-1施加电压vread，对选择栅极线sgs施加电压vsg，对选择栅极线sgd施加电压vsg。
另一方面，在时刻t31～t35，与第一实施方式不同地对选择位线bl9、bl11、bl13、bl15施加电压vbl，对非选择位线bl0～bl7、bl8、bl10、bl12、bl14施加电压vsrc。
由此，利用电压va、vc对连接在选择字线wl0且连接在选择位线bl9、bl11、bl13、bl15的存储单元晶体管mt0进行读出。另一方面，未利用电压va、vc对连接在选择字线wl0且连接在非选择位线bl0～bl7、bl8、bl10、bl12、bl14的存储单元晶体管mt0进行读出。
此时，第二区域中的非选择位线bl8、bl10、bl12、bl14是作为屏蔽线发挥功能。也就是说，第一区域中的非选择位线bl9、bl11、bl13、bl15降低第一区域中的选择位线bl8、bl10、bl12、bl14的读出动作时的噪声。
[第二实施方式的效果]
在第二实施方式中，第一区域及第二区域分别进而被分成奇数列及偶数列。由此，相对于选择位线bl(例如奇数位线bl)而言，非选择位线bl(例如偶数位线bl)是作为屏蔽线发挥功能。因此，能够降低读出动作时的向选择位线bl的噪声，而使选择位线bl的电压迅速稳定，从而能够缩短读出时间。
＜第三实施方式＞
使用图16对第三实施方式的半导体存储装置进行说明。在第三实施方式中，在读出动作的最初进行更新动作。接下来，在第三实施方式中，不仅在像所述第一实施方式所示的选择字线wl的充电时，也在更新动作后的选择字线wl的放电时适当控制所供给的电压。以下，对第三实施方式进行详细说明。
此外，在第三实施方式中，主要对与所述第一实施方式不同的点进行说明，并省略相同点的说明。
[第三实施方式的读出动作]
以下，使用图16对第三实施方式中的读出动作进行说明。
在图16中示出读出动作中的第一区域的列选择时及第二区域的列选择时的各种电压的时序表。
如图16所示，在本例中，存储单元阵列11a以列单位被分成2个区域，在各个区域进行读出动作。此时，在读出动作的最初进行更新动作。所谓更新动作是指在三维积层型nand闪速存储器中，在各个动作的最初将残留在导电体24内的电荷去除的动作。接下来，在选择有第一区域的列的情况下与选择有第二区域的列的情况下适当控制供给至选择字线wl的电压。
首先，使用图16对在读出动作中选择有第一区域的列(位线bl0～bl7)的情况下的时序表进行说明。此外，图16是在进行更新动作后，依序连续地进行利用电压va的读出与利用电压vc的读出的例。
如图16所示，首先，在初始状态(时刻t41以前)下各种电压为电压vss。
接下来，在时刻t41，cg驱动器42_1～42_n-1对非选择字线wl1～wln-1供给电压vread。由此，连接在非选择字线wl1～wln-1的存储单元晶体管mt1～mtn-1不论其阈值如何均接通。
另外，在时刻t41，cg驱动器42_0对非选择字线wl0供给电压vread。由此，连接在非选择字线wl0的存储单元晶体管mt0无论其阈值如何均接通。
另外，在时刻t41，sgs驱动器41对选择栅极线sgs供给电压vsg，sgd驱动器43对选择栅极线sgd供给电压vsg。由此，选择晶体管st1、st2接通。
另外，在时刻t41，对选择位线bl0～bl7施加电压vbl，对非选择位线bl8～bl15施加电压vsrc。
由此，进行更新动作。也就是说，更新电流流经所有存储器串36将残留在导电体24(通道)内的电荷去除。
接下来，在时刻t42，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。接下来，利用电压va对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，比电压va大的电压被施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而未达到读出所需的电压va(并未降压至电压va)。然而，由于选择字线wl0的第二部分所处的第二区域的列为非选择，所以本例中的读出动作不会产生问题。
接下来，在时刻t44，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，比电压vc小的电压被施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而未达到读出所需的电压vc(未升压至电压vc)。然而，与利用电压va进行读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t46，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
接下来，使用图16对在读出动作中选择有第二区域的列(位线bl8～bl15)的情况下的时序表进行说明。
如图16所示，首先，在初始状态(时刻t41以前)下各种电压为电压vss。
接下来，在时刻t41～t42，与选择有第一区域的列的情况同样地进行更新动作。
接下来，在时刻t42，cg驱动器42_0对选择字线wl0供给电压vk3。由此，将电压vk3施加至选择字线wl0的第一部分。电压vk3是cg驱动器42_0暂时供给的较小的电压，且vk3＜va。通过该电压vk3不延迟地(比供给va的情况更快)将电压va施加至选择字线wl0的第二部分。
其后，在时刻t43，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。接下来，利用电压va对连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk3之后施加电压va。因此，选择字线wl0的第一部分直至稳定于读出所需的电压va为止需要时间。然而，由于选择字线wl0的第一部分所处的第一区域的列为非选择，所以本例中的读出动作不会产生问题。
接下来，在时刻t44，cg驱动器42_0对选择字线wl0供给电压vk2。由此，将电压vk2施加至选择字线wl0的第一部分。通过该电压vk2不延迟地(比供给vc的情况更快)将电压vc施加至选择字线wl0的第二部分。
其后，在时刻t45，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk2之后施加电压vc。因此，选择字线wl0的第一部分直至稳定于读出所需的电压vc为止需要时间。然而，与利用电压va进行读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t46，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
[第三实施方式的效果]
在第三实施方式中，在读出动作的最初进行更新动作。接下来，在更新动作后的选择字线wl的放电时，在选择有第一区域的列的情况下与选择有第二区域的列的情况下，适当控制供给至选择字线wl的电压。由此，即便在进行更新动作的情况下，也能够迅速对选择字线wl的第一部分或第二部分施加读出电压，从而能够缩短读出时间。
＜第四实施方式＞
使用图17对第四实施方式的半导体存储装置进行说明。第四实施方式是所述第三实施方式的变化例，在更新动作后依序进行利用电压vc的读出及利用电压va的读出。也就是读出顺序相反。以下，对第四实施方式进行详细说明。
此外，在第四实施方式中，主要对与所述第三实施方式不同的点进行说明，并省略相同点的说明。
[第四实施方式的读出动作]
以下，使用图17对第四实施方式中的读出动作进行说明。
首先，使用图17对在读出动作中选择有第一区域的列(位线bl0～bl7)的情况下的时序表进行说明。此外，图17是在进行了更新动作后依序连续地进行利用电压vc的读出及利用电压va的读出的例。
如图17所示，在时刻t51～t52，与第三实施方式同样地进行更新动作。
接下来，在时刻t52，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，将比电压vc大的电压施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而未达到读出所需的电压vc(未降压至电压vc)。然而，由于选择字线wl0的第二部分所处的第二区域的列为非选择，故而本例中的读出动作不会产生问题。
接下来，在时刻t54，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。接下来，利用电压va对连接在选择字线wl0且连接在选择位线bl0～bl7(位于第一区域)的存储单元晶体管mt0进行读出。
此时，将比电压va大的电压施加至选择字线wl0的第二部分。换句话说，选择字线wl0的第二部分因远距离所导致的延迟而未达到读出所需的电压va(未降压至电压va)。然而，与利用电压vc进行读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t56，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
接下来，使用图17对在读出动作中选择有第二区域的列(位线bl8～bl15)的情况下的时序表进行说明。
如图17所示，在时刻t51～t52，与选择有第一区域的列的情况同样地进行更新动作。
接下来，在时刻t52，cg驱动器42_0对选择字线wl0供给电压vk4。由此，将电压vk4(＜vc)施加至选择字线wl0的第一部分。通过该电压vk4不延迟地(比供给vc的情况更快)将电压vc施加至选择字线wl0的第二部分。
其后，在时刻t53，cg驱动器42_0对选择字线wl0供给电压vc。由此，将电压vc施加至选择字线wl0的第一部分。接下来，利用电压vc对连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk4之后施加电压vc。因此，选择字线wl0的第一部分直至稳定于读出所需的电压vc为止需要时间。然而，由于选择字线wl0的第一部分所处的第一区域的列为非选择，故而本例中的读出动作不会产生问题。
接下来，在时刻t54，cg驱动器42_0对选择字线wl0供给电压vk5(＜va)。由此，将电压vk5施加至选择字线wl0的第一部分。通过该电压vk5不延迟地(比供给va的情况更快)将电压va施加至选择字线wl0的第二部分。
其后，在时刻t55，cg驱动器42_0对选择字线wl0供给电压va。由此，将电压va施加至选择字线wl0的第一部分。接下来，利用电压va对连接在选择字线wl0且连接在选择位线bl8～bl15(位于第二区域)的存储单元晶体管mt0进行读出。
此时，对选择字线wl0的第一部分在施加电压vk5之后施加电压va。因此，选择字线wl0的第一部分直至稳定于读出所需的电压va为止需要时间。然而，与通过电压vc进行读出时同样，本例中的读出动作不会产生问题。
其后，在时刻t56，各种电压成为电压vss。由此，各晶体管断开，读出动作结束。
[第四实施方式的效果]
在第四实施方式中，在更新动作后依序进行利用电压vc的读出及利用电压va的读出。也就是使读出电压降压而依序进行读出。接下来，在更新动作后的选择字线wl的放电时及利用电压vc的读出后的放电时，在选择有第一区域的列的情况下与选择有第二区域的列的情况下适当控制供给至选择字线wl的电压。由此，即便在进行更新动作且使读出电压降压而进行读出的情况下，也能够迅速对选择字线wl的第一部分或第二部分施加读出电压，从而能够缩短读出时间。
对本发明的若干实施方式进行了说明，但所述实施方式是作为例而提出的，并未意图限定发明的范围。所述新颖的实施方式能够以其他各种方式加以实施，且能够在不脱离发明主旨的范围内执行各种省略、替换、变更。所述实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求所记载的发明及其均等的范围内。
[符号的说明]
bl位线
wl字线
mt存储单元晶体管
42cg驱动器