移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示驱动技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

盒内触控方式是将触控功能集成进lcd(liquidcrystaldisplay,液晶显示)面板中，进而降低触控成本。现有的常用的触控频率高的lhblanking(空白)触控驱动模式是将空白时间段插在行与行之间(图1是lh空白触控驱动模式下的一帧画面显示时间的一种划分示意图，在图1中，tf1为第一帧画面显示时间，tf2为第二帧画面显示时间，td11为tf1包括的第一显示时间段，tt11为tf1包括的第一空白时间段，td12为tf1包括的第二显示时间段，tt12为tf1包括的第二空白时间段，td21为tf2包括的第一显示时间段，tt21为tf2包括的第一空白时间段，td22为tf2包括的第二显示时间段，tt22为tf2包括的第二空白时间段，图1所示的划分方式仅为一种实施例，在实际操作时可以在一帧画面显示时间内分更多段)，在空白时间段进行触控驱动，在行与行之间插入空白时间段后，行间显示需要停顿一段时间，对于goa(gateonarray，设置在阵列基板上的栅极驱动电路)提出严格要求，上拉节点的电位需要保持稳定，对于a-si(非晶硅)fullincell(盒内)显示产品，lhblanking触控驱动模式会出现不同轻重的横纹不良问题，主要原因为一帧画面显示时间被分成至少两个触控时间段和至少三个显示时间段，一所述触控时间段设置于两个所述显示时间段之间，分段处无法保证正常显示，会出现横纹不良现象，主要原因为分段处附近移位寄存器单元中的上拉节点长时间电位保持困难，影响相应行栅极输出，与其他正常行存在差异，会出现横纹不良现象，高温情况下不良程度加重。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中移位寄存器单元中的上拉节点长时间电位保持困难，影响相应行栅极输出，与其他正常行存在差异，会出现横纹不良现象，高温情况下不良程度加重的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括：上拉节点状态维持模块，与上拉节点和第一控制电压输入端连接，被构造成根据所述上拉节点的电位和第一控制电压输入端的输入电位控制所述上拉节点是否与所述第一控制电压输入端连通，进而维持所述上拉节点的电位状态不变。其中，所述上拉节点是指移位寄存器单元中输入模块、输出模块和复位模块的连接点。具体地，所述移位寄存器单元可以包括：一输入晶体管，该输入晶体管的栅极与信号输入端连接，第一极与第一电平信号端连接；一输出晶体管，该输出晶体管的第一极与时钟信号输入端连接，第二极与栅极驱动信号输出端连接；以及，一存储电容，所述存储电容的第一端与所述输出晶体管的栅极连接，第二端与所述栅极驱动信号输出端连接，所述输入晶体管的源极、所述存储电容的第一端与所述输出晶体管的栅极之间的连接点即为上拉节点。

实施时，所述上拉节点状态维持模块包括：

上拉控制节点控制子模块，与所述上拉节点、所述第一控制电压输入端和上拉控制节点连接，被构造成根据所述上拉节点的电位控制所述上拉控制节点是否与所述第一控制电压输入端连通；以及，

上拉节点状态维持子模块，与所述上拉控制节点、所述第一控制电压输入端和所述上拉节点连接，被构造成根据所述上拉控制节点的电位控制所述上拉节点是否与所述第一控制电压输入端连通。

实施时，所述上拉控制节点控制子模块包括：

上拉控制节点控制晶体管，栅极与所述上拉节点连接，第一极与所述第一控制电压输入端连接，第二极与所述上拉控制节点连接。

实施时，所述上拉节点状态维持子模块包括：

上拉节点状态维持晶体管，栅极与所述上拉控制节点连接，第一极与所述第一控制电压输入端连接，第二极与所述上拉节点连接。

实施时，所述上拉节点状态维持子模块还包括连接于所述上拉节点状态维持晶体管的第二极与所述上拉节点之间的开关模组；所述开关模组的控制端与所述上拉控制节点连接；

所述开关模块被构造成在所述上拉控制节点的控制下控制所述上拉节点状态维持晶体管的第二极是否与所述上拉节点连通。

实施时，所述开关模组包括一个开关晶体管；

所述开关晶体管的栅极与所述上拉控制节点连接，所述开关晶体管的第一极与所述上拉节点状态维持晶体管的第二极连接，所述开关晶体管的第二极与所述上拉节点连接。

实施时，所述开关模组包括第一开关晶体管和第二开关晶体管，其中，

所述第一开关晶体管的栅极与所述上拉控制节点连接，所述第一开关晶体管的第一极与所述上拉节点状态维持晶体管的第二极连接；

所述第二开关晶体管的栅极与所述上拉控制节点连接，所述第二开关晶体管的第一极与所述第二开关晶体管的第二极连接，所述第二开关晶体管的第二极与所述上拉节点连接。

实施时，所述开关模组包括n个开关晶体管，n为大于2的整数；

第一开关晶体管的栅极与所述上拉控制节点连接，所述第一开关晶体管的第一极与所述上拉节点状态维持晶体管的第二极连接；

第n开关晶体管的栅极与所述上拉控制节点连接，所述第n开关晶体管的第一极与所述第n-1开关晶体管的第二极连接；n为大于1而小于n的整数；

第n开关晶体管的栅极与所述上拉控制节点连接，所述第n开关晶体管的第一极与第n-1开关晶体管的第二极连接，所述第n开关晶体管的第二极与所述上拉节点连接。

实施时，所述上拉节点状态维持模块包括一晶体管，该晶体管的栅极和该晶体管的漏极都与所述上拉节点连接，该晶体管的源极与所述第一控制电压输入端连接。

实施时，本发明实施例所述的移位寄存器还包括：

下拉节点状态维持模块，与下拉节点、第二控制电压输入端和第一电平输入端连接，被构造成根据所述第二控制电压输入端的输入电位控制所述下拉节点是否与所述第一电平输入端连通。

实施时，所述下拉节点状态维持模块包括：下拉节点维持晶体管，栅极与所述第二控制电压输入端连接，第一极与所述下拉节点连接，第二极与所述第一电平输入端连接。

本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，其特征在于，所述移位寄存器单元的驱动方法包括：

在触控时间段，向第一控制电压输入端输入高电压，上拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的上拉节点与所述第一控制电压输入端连通。

实施时，本发明所述的移位寄存器单元的驱动方法还包括：在显示时间段，向所述第一控制电压输入端输入低电压，所述上拉节点状态维持模块控制与所有行栅线对应的多个移位寄存器中的上拉节点与所述第一控制电压输入端之间不连通。

实施时，所述移位寄存器单元包括下拉节点状态维持模块，与下拉节点、第二控制电压输入端和第一电平输入端连接，被构造成根据所述第二控制电压输入端的输入电位控制所述下拉节点是否与所述第一电平输入端连通，本发明所述的移位寄存器单元的驱动方法还包括：向所述第一电平输入端加载低电平直流信号，在触控时间段，控制向所述第二控制电压输入端输入的电压，以使得所述下拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的下拉节点与所述第一电平输入端连通。

实施时，本发明所述的移位寄存器单元的驱动方法还包括：在显示时间段，控制向所述第二控制电压输入端输入的电压，以使得所述下拉节点状态维持模块控制与所有行栅线对应的多个移位寄存器中的下拉节点与所述第一电平输入端不连通。

实施时，所述下拉节点状态维持模块包括n型晶体管，向所述第一控制电压输入端和所述第二控制电压输入端输入相同的控制电压。

实施时，每一帧画面显示时间包括至少两个触控时间段和至少两个显示时间段；

所述触控时间段和所述显示时间段间隔设置。

本发明还提供了一种栅极驱动电路，包括多个级联的上述的移位寄存器单元。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置可以维持与开启的栅线对应的移位寄存器单元中的上拉节点的电位在空白时间段(所述空白时间段即为触控时间段)为高电平，进而维持所述上拉节点的电位状态不变，以提升上拉节点电位保持能力，解决现有技术中上拉节点的电位在触控时间段下降幅度大，从而导致横纹不良现象发生的问题。

附图说明

图1是lh空白触控驱动模式下的一帧画面显示时间的一种划分示意图；

图2是本发明所述的移位寄存器单元的结构图；

图3是本发明所述的移位寄存器单元的一具体实施例的电路图；

图4是本发明所述的移位寄存器单元的该具体实施例的工作时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。

如图2所示，本发明实施例所述的移位寄存器单元包括：

输入模块13，与上拉节点pu、输入端input和输入高电压vdd的高电压输入端连接，被构造成根据所述输入端input的电位控制所述上拉节点pu是否与所述输入高电压vdd的高电压输入端连通；

栅极驱动信号输出模块17，与所述上拉节点pu、时钟信号输入端clk和栅极驱动信号输出端output连接，被构造成根据所述上拉节点pu的电位控制所述栅极驱动信号输出端output是否与所述时钟信号输入端clk连通；

复位模块14、与所述上拉节点pu、复位端reset和输入低电压vss的低电压输入端连接，被构造成根据所述复位端reset的电位控制所述上拉节点pu是否与所述输入低电压vss的低电压输入端连通；

栅极驱动信号复位模块19，与所述第一控制电压输入端gcl、所述栅极驱动信号输出端output和所述第一电平输入端vi1连接，被构造成根据所述第一控制电压输入端gcl的输入电位控制所述栅极驱动信号输出端output是否与所述第一电平输入端vi1连通。

上拉节点状态维持模块11，与上拉节点pu和第一控制电压输入端gcl连接，被构造成根据所述上拉节点pu的电位和所述第一控制电压输入端gcl的输入电位，控制所述上拉节点pu是否与所述第一控制电压输入端gcl连通；

下拉节点维持模块12，与下拉节点pd、第三控制电压输入端gch和第一电平输入端vi1连接，被构造成根据所述第三控制电压输入端gch的输入电位控制所述下拉节点pd是否与所述第一电平输入端vi1连通；

下拉节点控制模块16，与第三控制电压输入端gch、所述下拉节点pd、所述上拉节点pu和所述第一电平输入端vi1连接，被构造成根据所述第三控制电压输入端gch的输入电位和所述上拉节点pu的电位，控制所述下拉节点pd的电位；

第一下拉模块15，分别与所述上拉节点pu、所述下拉节点pd和所述第一电平输入端vi1连接，被构造成根据所述下拉节点pd的电位控制所述上拉节点pu是否与所述第一电平输入端vi1连通；

第二下拉模块18，与所述下拉节点pd、所述栅极驱动信号输出端out和第一电平输入端vi1连接，被构造成根据所述下拉节点pd的电位控制所述栅极驱动信号输出端out是否与第一电平输入端vi1连通；以及，

在实际操作时，所述第一电平输入端vi1可以为输入低电平的低电平输入端，但不以此为限。

具体的，如图3所示，所述上拉节点状态维持模块11可以包括：

上拉控制节点控制晶体管mu，栅极与所述上拉节点pu连接，漏极与所述第一控制电压输入端gcl连接，源极与上拉控制节点pucn连接；

上拉节点状态维持晶体管muk，栅极与所述上拉控制节点pucn连接，漏极与所述第一控制电压输入端gcl连接，源极与所述上拉节点pu连接；

开关晶体管mk，栅极与所述上拉控制节点pucn连接，漏极与所述第一控制电压输入端gcl连接，源极与所述上拉节点pu连接；

所述下拉节点维持模块12可以包括：下拉节点维持晶体管mdk，栅极与所述第一控制电压输入端gcl连接，漏极与所述下拉节点pd连接，源极与所述输入低电平vgl的低电平输入端连接；

所述输入模块13可以包括：

输入晶体管mi，栅极与所述输入端input连接，漏极与输入高电压vdd的高电压输入端连接，源极与所述上拉节点pu连接；

所述复位模块14可以包括：

复位晶体管mr，栅极与所述复位端reset连接，漏极与所述上拉节点pu连接，源极与输入低电压vss的低电压输入端连接；

所述第一下拉模块15可以包括：

第一下拉晶体管mdc，栅极与所述下拉节点pd连接，漏极与所述上拉节点pu连接，源极与输入低电平vgl的低电平输入端连接；

所述下拉节点控制模块16可以包括：

第一下拉控制节点控制晶体管mdc1，栅极和漏极都与所述第三控制电压输入端gch连接，源极与所述下拉控制节点pdcn连接；以及，

第二下拉控制节点控制晶体管mdc2，栅极与所述上拉节点pu连接，漏极与所述下拉控制节点pdcn连接，源极与所述输入低电平vgl的低电平输入端连接；

第一下拉节点控制晶体管md1，栅极与所述下拉控制节点pdcn连接，漏极与所述第三控制电压输入端gch连接，源极与所述下拉节点pd连接；以及，

第二节点控制晶体管md2，栅极与所述上拉节点pu连接，漏极与所述下拉节点pd连接，源极与所述输入低电平vgl的低电平输入端连接；

所述栅极驱动信号输出模块17可以包括：

输出晶体管mo，栅极与所述上拉节点pu连接，漏极与所述时钟信号输入端clk连接，源极与所述栅极驱动信号输出端output连接；以及，

存储电容c1，第一端与所述上拉节点pu连接，第二端与所述栅极驱动信号输出端output连接；

所述第二下拉模块18可以包括：

第二下拉晶体管md，栅极与所述下拉节点pd连接，漏极与所述栅极驱动信号输出端output连接，源极与所述输入低电平vgl的低电平输入端连接；

所述栅极驱动信号复位模块19可以包括：

栅极驱动信号复位晶体管mor，栅极与所述第一控制电压输入端gcl连接，漏极与所述栅极驱动信号输出端output连接，源极与输入低电平vgl的低电平输入端连接。

在图3所示的具体实施例中，所有的晶体管都为n型晶体管，在实际操作时，以上晶体管也可以为p型，相应改变控制信号的时序即可，在此对晶体管的类型不作限定。

在图3所示的具体实施例中，由于mdk为n型晶体管，所以mdk的栅极可以与第一控制电压输入端连接；当mdk为p型晶体管时，mdk的栅极需与第二控制电压输入端连接。

本发明如图3所示的14t1c移位寄存器单元的具体实施例在工作时，与现有的10t1c移位寄存器单元相比，增加了四个tft(薄膜晶体管)：上拉控制节点控制晶体管muc、上拉节点状态维持晶体管muk、开关晶体管mk和下拉节点维持晶体管mdk，在空白时间段(也即触控时间段)，第一控制电压输入端gcl输入的第一控制电压为高电压，gcl输入的高电压通过mdk强制将下拉节点pd的电位拉低，保证muc处于完全关闭状态，防止上拉节点pu大幅度漏电；并空白时间段(也即触控时间段)，上拉节点pu打开muc，将gcl输入的高电压引入，进而打开muk和mk，将gcl输入的高电压传导至上拉节点pu，维持上拉节点在空白时间段内的高电平。经过模拟发现本发明如图3所示的14t1c移位寄存器单元的具体实施例的上拉节点电位保持能力更强，14t1c移位寄存器单元的具体实施例在经过空白停顿后要比10t1c移位寄存器单元的上拉节点的电位高。在实际情况下，10t1c移位寄存器单元的上拉节点的电位经过空白时间后下降幅度更大，本发明实施例所述的14t1c移位寄存器单元可有效防止这一现象发生，进而防止横纹不良现象发生。

在实际操作时，如图4所示，本发明如图3所示的移位寄存器单元的具体实施例在工作时，在空白时间段(即触控时间段)tb，gcl输入高电压，glh输入低电压，此时上拉节点pu的电位维持为高电压，下拉节点pd的电位为低电压。

在实际操作时，以包括本发明实施例所述的移位寄存器单元的goa(gateonarray，设置在阵列基板上的栅极驱动电路)使用8phase(相位)时钟信号，左右两边交替驱动为例，显示面板左右各采用4个时钟信号输入端，时钟信号输入端在空白时间段内不输出，gcl输入的第一控制电压和gch输入的第三控制电压相互反相，gch在空白时间段输入低电压，gcl在空白时间段输入高电压，gch在显示时间段输入高电压，gcl在显示时间段输入低电压。

在具体实施时，根据一种具体实施方式，设置于所述显示面板左侧的移位寄存器单元可以与奇数行栅线连接，设置于所述显示面板右侧的移位寄存器单元可以与偶数行栅线连接，假设如图3所示的移位寄存器单元的具体实施例为设置于显示面板左侧的与奇数行栅线连接的第n行移位寄存器单元(n为大于2的正整数，n为奇数)；位于左侧的第n行移位寄存器单元与第一时钟信号输入端clk1连接，位于右侧的第n+1移位寄存器单元与第二时钟信号输入端clk2连接，位于左侧的第n-2行移位寄存器单元与第三时钟信号输入端clk3连接，位于右侧的第n-1行移位寄存器单元与第四时钟信号输入端clk4连接(位于左侧的奇数行移位寄存器单元相互级联，位于右侧的偶数行移位寄存器单元相互级联)，如图4所示，clk1输入的第一时钟信号持续为高电平的时间为tg，clk2输入的第二时钟信号比clk1输入的第一时钟信号推迟tg/2，clk3输入的第三时钟信号比clk2输入的第二时钟信号推迟tg/2，clk4输入的第四时钟信号比clk3输入的第三时钟信号推迟tg/2，第n-2行移位寄存器单元(该第n-2行移位寄存器单元接入由clk3输入的第三时钟信号)输出后，第n行移位寄存器单元(该第n行移位寄存器单元接入由clk1输入的第一时钟信号)中的上拉节点pu预充电，该上拉节点pu的电位达到一定高电位，经过长时间停顿后(即经过空白时间段tb后)，在clk1输入高电压时由于自举作用将第n行移位寄存器单元的上拉节点pu(图4中的pu的电位为第n行移位寄存器单元中的上拉节点的电位)的电位进一步拉升；如果与上拉节点pu连接的mi的漏电流、与上拉节点pu连接的mr的漏电流、与上拉节点pu连接的muc的漏电流增大，经过空白时间段tb的停顿后，上拉节点pu的电位会大幅下降，从而影响上拉节点pu二次抬起电压的幅值；针对上述问题，本发明实施例通过上拉节点状态维持模块11在所述上拉节点pu和所述第一控制电压输入端gcl的控制下控制所述上拉节点pu是否与所述第一控制电压输入端gcl连接，也即通过上拉节点状态维持模块在上拉节点pu的电位为第二电平(所述第二电平例如可以为高电平)并第一控制电压输入端输入第二电平时，控制上拉节点pu与第一控制电压输入端gcl连接，以更好的维持上拉节点pu的高电位；并本发明实施例所述的移位寄存器单元通过下拉节点维持模块12在第一控制电压输入端gcl的控制下在空白时间段(所述空白时间段即为触控时间段)控制将下拉节点pd的电位维持为第一电平(所述第一电平例如可以为低电平)，从而减少上拉节点漏电的路径，利于维持上拉节点pu的电位。

本发明实施例所述的移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

在触控时间段，向第一控制电压输入端输入高电压，上拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的上拉节点与所述第一控制电压输入端连通。

在触控时间段(即空白时间段)，上拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的上拉节点与所述第一控制电压输入端连通，以维持该上拉节点的电位为高电平，以减少该上拉节点的漏电路径，这样，可以使得处于lhblanking触控驱动模式下的栅极驱动电路的分段处(触控时间段和显示时间段分段处)附近的移位寄存器单元中的上拉节点的电位能长时间保持为高电平。

具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：在显示时间段，向所述第一控制电压输入端输入低电压，所述上拉节点状态维持模块控制与所有行栅线对应的多个移位寄存器单元中的上拉节点与所述第一控制电压输入端之间不连通。

在显示时间段，上拉节点状态维持模块制所述上拉节点与所述第一控制电压输入端之间不连通，以不影响正常显示。

具体的，所述移位寄存器单元包括下拉节点状态维持模块，与下拉节点、第二控制电压输入端和第一电平输入端连接，被构造成根据所述第二控制电压输入端的输入电位控制所述下拉节点是否与所述第一电平输入端连通，本发明实施例所述的移位寄存器单元的驱动方法还包括：向所述第一电平输入端加载低电平直流信号，在触控时间段，控制向所述第二控制电压输入端输入的电压，以使得所述下拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的下拉节点与所述第一电平输入端连通。

在触控时间段(即空白时间段)，向所述第一电平输入端加载低电平直流信号，下拉节点状态维持模块控制与开启的栅线对应的移位寄存器单元中的下拉节点与所述第一电平输入端连通，以使得该下拉节点的电位为低电平，以减少该上拉节点的漏电路径，这样，可以使得处于lhblanking触控驱动模式下的栅极驱动电路的分段处(触控时间段和显示时间段分段处)附近的移位寄存器单元中的上拉节点的电位能长时间保持为高电平。

具体的，本发明实施例所述的移位寄存器单元的驱动方法还包括：在显示时间段，控制向所述第二控制电压输入端输入的电压，以使得所述下拉节点状态维持模块控制与所有行栅线对应的多个移位寄存器中的下拉节点与所述第一电平输入端不连通，以不影响正常显示。

具体的，所述下拉节点状态维持模块包括的晶体管可以是n型晶体管，向所述第一控制电压输入端和所述第二控制电压输入端输入相同的控制电压；也即此时第一控制电压输入端和所述第二控制电压输入端可以为一个端子，这样可以节省空间。

具体的，每一帧画面显示时间可以包括至少两个触控时间段和至少两个显示时间段；

所述触控时间段和所述显示时间段间隔设置。

也即，一触控时间段后面设置一显示时间段，一显示时间段后面设置一触控时间段，当每一帧画面显示时间最后一时间段为触控时间段时，下一帧画面显示时间最开始可以为显示时间段；

在一帧画面显示时间段之内设置至少两个触控时间段，以提高触控频率。

以上触控时间段和显示时间段的设置即为lhblanking(空白)触控驱动模式，在一帧画面显示时间段之内设置至少两个触控时间段，以提高触控频率。

本发明实施例所述的栅极驱动电路包括多个级联的上述的移位寄存器单元。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。