本发明涉及半导体存储器领域，具体涉及一种差分的浮栅型dram存储单元及dram存储器。
背景技术：
随着集成电路工艺的高速发展，工艺集成度允许片内集成更多的存储器。嵌入式存储器在系统芯片（soc）的面积的逐步增加，存储器对芯片性能的影响也越来越大。动态随机存储器（dram）具备速度快、功耗低、密度高等优势，在soc芯片中被广泛使用。
传统的dram基本单元由1t1c构成，也就是一个晶体管加一个电容的结构。由于其电容需要保持一定电荷量来有效地存储信息，无法像mosfet那样持续缩小尺寸。业界通常通过挖“深槽”等手段制造特殊结构的电容来缩小其占用的面积，但随着存储密度提升，电容加工的技术难度和成本大幅度提高。
因此，业界一直在寻找可以用于制造dram的无电容器件技术。
专利cn102969278a提出了利用浮体效应晶体管（fbc，floatingbodycell）来代替dram的方法，实现了单管架构的dram存储器。其机理是利用绝缘体上硅器件中氧埋层的隔离作用所带来的浮体效应，将被隔离的浮体（floatingbody）作为存储节点，实现写“1”和写“0”。存储单元结构图如图1所示。
在专利cn102683418a中，清华大学提出了一种finfet动态随机存储器。其结构如图2所示。它是通过将产生的载流子存储在晶体管下方的体区中，利用晶体管的衬底偏置效应，通过调制体区内的电荷，使器件的阈值电压发生变化以达到存储信息的作用。
在近期的研究中，研究人员提出了一种新的浮栅型的单管动态存储器单元（如图3所示）。当在存储单元的控制栅cg端加上-2v的电压，漏端d端加上2v电压，源端s浮接时，器件中的tfet发生btbt(带带隧穿)，电子被注入浮栅中，宏观上表示为器件阈值电压的降低，数据“1”被写入；当在cg加载2v的电压，d端加载0v或者-1v电压，s端浮接时，由于cg和d直接的正向压降，器件中的pn结正向偏置，因而浮栅中电荷往d端流出，阈值电压不变或稍有变大，我们称之为“0”被写入。当在cg加2v，d端加2v，s端浮接时，存“1”的单元阈值电压低，宏观上表现为管子导通，而存“0”的单元阈值电压高，宏观上表现为管子关断，我们可以通过测量电路读取电流来确定存储单元的存储状态。
但是因为该存储单元中器件的工作电压很小，这对于存储器的功耗来说是优点，但是在实际的存储器设计中，工作电压小直接影响到不同工作状态的可区分范围很小，特别是读操作时，存储器的“0”态和“1”态之间电流差值很小，而存储器中我们常用差分灵敏放大器来读取数据。差分灵敏放大器的一条输入接位线bl（bitline），另一端接一条基准参考电路。该基准参考电路的电流值（或电压）必须介于存储器读“0”态和读“1”态电流（电压）之间。这样就必须需要非常精确灵敏的基准参考电路才能保证其读功能正常。即使我们设计了非常准确的基准电路，但是在不同的使用条件（pvt:工艺process、电压voltage、温度temperature）下，基准电路必然会出现一定的波动偏差，这样就对设计提出了更高的挑战。
因此，在新型单管浮栅型动态存储器的基础上，我们提出一种改进的存储单元来提高其读操作的可靠性和稳定性。
技术实现要素：
本发明的发明目的是提供一种差分的浮栅型dram存储单元及dram存储器，其包括一pbti恢复电路，不仅能够提高该存储单元的读操作的可靠性和稳定性，还能减少pbti的影响。
为达到上述发明目的，本发明采用的技术方案是：一种差分的浮栅型dram存储单元，包括对称分布的单管浮栅动态存储单元晶体管m1和单管浮栅动态存储单元晶体管m2，所述晶体管m1和晶体管m2上接源线sl控制电路模块，所述晶体管m1和晶体管m2下接位线bl控制电路模块和灵敏放大电路模块，所述晶体管m1和晶体管m2的源极分别作为存储单元的两根源线sl1和sl2；所述晶体管m1和晶体管m2的漏极分别作为存储单元的两根位线bl1和bl2；所述晶体管m1和晶体管m2的第二层栅极作为存储单元的控制栅cg1和cg2；
还包括跨接在控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间的pbti恢复电路。
上文中，所述dram存储单元是只采用nmos管实现的存储单元，而ram在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，nmos管正常工作时将经受很严重的正偏压温度不稳定效应（pbti:positivebiastemperatureinstability）影响，因此，发明中提供了一种简单的pbti恢复电路。
优选地，所述pbti恢复电路包括晶体管mm1、晶体管mm0、反相器iv0以及传输门tg1，并辅以电源电压vdd和地电压gnd；
所述晶体管mm0的源极连接到gnd，栅极连接输入使能信号en，漏极连接到晶体管m1和晶体管m2的控制栅cg1和cg2的公共端，衬底连接到gnd；
所述晶体管mm1的源极连接到vdd，栅极连接输入控制信号enb，漏极连接到位线bl1和bl2的公共端，衬底连接到vdd；
所述反相器iv0的输入端连接输入使能信号en，输出端连接输出控制信号enb，
所述传输门tg1的上端接控制信号enb，下端接使能信号en，左端接wl，右端分别接晶体管m1和晶体管m2的控制栅cg1和cg2。
优选地，所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
优选地，所述晶体管m1和晶体管m2均为nmos管。
优选地，所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
一种差分的浮栅型dram存储器，其包括pbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~5所述的存储单元，所述pbti恢复电路经buf电路分别跨接在各存储单元的控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间。
由于上述技术方案运用，本发明与现有技术相比具有下列优点：
1．本发明在单管浮栅动态存储器的基础上，采用差分结构，读取时两条支路对比输入差分放大器，优化了采用基准参考电路输入灵敏放大器带来的读准确性问题，极大地提高了读取的稳定性；
2．本发明增加了pbti恢复电路，能够有效改善pbti效应的影响，极大的增加了存储单元的可靠性及存储寿命。
附图说明
图1是背景技术中1tfbc动态存储器单元的结构示意图。
图2是背景技术中1tfinfet动态随机存储器单元的结构示意图。
图3是背景技术中新型单管浮栅型动态存储器存储单元的结构示意图。
图4是本发明实施例一的存储单元的结构示意图。
图5是本发明实施例一的存储器的结构示意图。
具体实施方式
下面结合附图及实施例对本发明作进一步描述：
实施例一：
参见图4所示，一种差分的浮栅型dram存储单元，包括对称分布的单管浮栅动态存储单元晶体管m1和单管浮栅动态存储单元晶体管m2，所述晶体管m1和晶体管m2上接源线sl控制电路模块，所述晶体管m1和晶体管m2下接位线bl控制电路模块和灵敏放大电路模块，所述晶体管m1和晶体管m2的源极分别作为存储单元的两根源线sl1和sl2；所述晶体管m1和晶体管m2的漏极分别作为存储单元的两根位线bl1和bl2；所述晶体管m1和晶体管m2的第二层栅极作为存储单元的控制栅cg1和cg2；
还包括跨接在控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间的pbti恢复电路。
上文中，所述dram存储单元是只采用nmos管实现的存储单元，而ram在编程和擦除操作中，需要很高的正负电平来提供电压，这种情况下，nmos管正常工作时将经受很严重的正偏压温度不稳定效应（pbti:positivebiastemperatureinstability）影响，因此，发明中提供了一种简单的pbti恢复电路。
本实施中，所述pbti恢复电路包括晶体管mm1、晶体管mm0、反相器iv0以及传输门tg1，并辅以电源电压vdd和地电压gnd；
所述晶体管mm0的源极连接到gnd，栅极连接输入使能信号en，漏极连接到晶体管m1和晶体管m2的控制栅cg1和cg2的公共端，衬底连接到gnd；
所述晶体管mm1的源极连接到vdd，栅极连接输入控制信号enb，漏极连接到位线bl1和bl2的公共端，衬底连接到vdd；
所述反相器iv0的输入端连接输入使能信号en，输出端连接输出控制信号enb，
所述传输门tg1的上端接控制信号enb，下端接使能信号en，左端接wl，右端分别接晶体管m1和晶体管m2的控制栅cg1和cg2。
当使能信号en保持低电平时，晶体管mm1和晶体管mm0都保持关断状态，pbti恢复电路不工作。当存储单元执行过编程或者擦除操作后，晶体管m1和晶体管m2的栅极和源极保持了一段时间的高压反差，从而受到强烈的pbti效益影响，直接影响两个晶体管的使用寿命及性能，而这时如果启动pbti恢复电路，即使能信号en施加高电平vdd，则晶体管mm1工作，迅速对位线bl充电，拉升其电平；同时晶体管mm0工作，电路对控制栅cg放电，迅速将其拉至gnd，这样有效地加速了晶体管m1和晶体管m2的pbti效应恢复速度，有效抑制了nmos管阈值电压的正向漂移，提高了电平转换电路的性能与可靠性。
所述晶体管mm1为pmos管，所述晶体管mm0为nmos管。
所述晶体管m1和晶体管m2均为nmos管。
所述源线sl控制电路模块包括第一编译码电路，所述第一编译码电路通过地址信号控制，并提供电源；
所述位线bl控制电路放大模块包括第二编译码电路；
所述灵敏放大电路模块用于读取数据。
参见图5所示，在每一个存储单元中添加pbti恢复电路不可能实现，因为这会加倍增加存储器的面积。因而在实际运用中，我们可以共享使用pbti恢复电路，将pbti电路抽离，修改恢复电路器件的尺寸，添加buf电路增强驱动能力，在驱动能力满足的基础上，我们可以用恢复电路同时驱动选中块的存储单元，同时恢复各存储单元的选通管，提高存储单元的使用寿命及稳定性。
具体为，一种差分的浮栅型dram存储器，其包括pbti恢复电路、buf电路以及复数个并列的存储模块，每个所述存储模块中包含复数个如权利要求1~5所述的存储单元，所述pbti恢复电路经buf电路分别跨接在各存储单元的控制栅cg1和cg2的公共端与位线bl1和bl2的公共端之间。
本发明的工作原理为：编程操作时，在控制栅cg1端加上一个负电压vn(-2v)，控制栅cg2端接正电压vp(2v)，位线bl1接vp，位线bl2浮空，源线sl1和源线sl2浮空。这时对于左边的m1支路，由于控制栅cg1和位线bl1分别接了vn和vp，根据沟道带带隧穿原理，电子被选择性地注入晶体管m1的浮栅fg1中，数据1被写入，同时，由于控制栅cg2接了vp，位线bl2接0，存储管中的二极管正向偏置，fg2中的电荷不变或者减少，数据0被写入，这时我们定义整体差分存储架构被写入0。同理，如果控制栅cg1施加电压vp，控制栅cg2接vn，位线bl1接0，位线bl2接vp，源线sl1和源线sl2浮空，则m1被写入0而m2被写入1，我们定义整体差分存储架构被写入1。
读取操作时，在控制栅cg1、cg2上施加一个电压vp，源线sl1、sl2接0，位线bl1、bl2端也接vp。存储1的管子工作，电路中流经很大电流，而存储0的管子电流很小，把两条支路电流i1和i2输入灵敏放大器，如果i1>i2，则读出0；如果i1<i2，则读出1。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对上述实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的上述实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。