一种利用碳纳米场效应晶体管的三值SRAM单元电路的制作方法

本发明涉及一种三值sram单元电路，尤其是涉及一种利用碳纳米场效应晶体管的三值sram单元电路。

背景技术：

由于cnfet(碳纳米场效应晶体管)阈值可调且开/关电流比明显高于mosfet，采用cnfet管设计的存储电路漏功耗远低于采用mosfet设计的存储电路，由此利用碳纳米场效应晶体管在存储电路设计领域得到了广泛的应用。

三值sram(静态随机存取存储器)可以存储“0”、“1”和“2”三种数字状态，相比于二值sram可有效增加存储容量。目前，最具代表性的利用碳纳米场效应晶体管是实现的三值sram单元电路有两种，一种是如图1所示的文献1(lins,kimyb,lombardif.designofaternarymemorycellusingcntfets.ieeetransnanotechnology,2012,11(5):1019)中公开的传统的三值sram单元电路，另一种是如图2所示的文献2(ghanatghestanimm,pedramh,ghavamib.designofalow-standbypowerandhigh-speedternarymemorycellbasedoncarbonnanotubefield-effecttransistor.jcomputational&theoreticalnanoscience,2015,12(12):5457)中公开的新型的三值sram单元电路。尽管这两种三值sram单元电路具有很好的性能，但仍然存在以下几点不足：一、在存储逻辑‘1’时，这两种三值sram单元电路都存在两条直流通路(电源vdd到地)，从而导致非常可观的直流功耗；二、这两种三值sram单元电路都存在半选择问题(half-selectproblem)，对于被选择字线中未选择列中的sram单元，存储节点直接受写位线状态的影响；三、新型的三值sram单元存在读干扰问题(read-disturbproblem)，使得存储单元的静态噪声容限(snm)较低稳定性较差。

技术实现要素：

本发明所要解决的技术问题是提供一种功耗较低，可以克服半选择问题和读干扰问题，静态噪声容限较高的利用碳纳米场效应晶体管的三值sram单元电路。

本发明解决上述技术问题所采用的技术方案为：一种利用碳纳米场效应晶体管的三值sram单元电路，包括写位线、读位线、列选择位线、反相列选择位线、写字线、反相写字线、读字线、反相读字线、第一p型cnfet管、第二p型cnfet管、第三p型cnfet管、第四p型cnfet管、第五p型cnfet管、第六p型cnfet管、第七p型cnfet管、第八p型cnfet管、第九p型cnfet管、第一n型cnfet管、第二n型cnfet管、第三n型cnfet管、第四n型cnfet管、第五n型cnfet管、第六n型cnfet管、第七n型cnfet管、第八n型cnfet管和第九n型cnfet管；所述的第一p型cnfet管的源极、所述的第二p型cnfet管的源极、所述的第三p型cnfet管的源极和所述的第六p型cnfet管的源极均接入电源，所述的第一p型cnfet管的栅极、所述的第二p型cnfet管的栅极、所述的第一n型cnfet管的栅极、所述的第二n型cnfet管的栅极、所述的第八n型cnfet管的漏极、所述的第八p型cnfet管的漏极、所述的第四p型cnfet管的漏极、所述的第五p型cnfet管的漏极、所述的第五p型cnfet管的栅极、所述的第四n型cnfet管的漏极、所述的第五n型cnfet管的漏极和所述的第五n型cnfet管的栅极连接，所述的第一p型cnfet管的漏极、所述的第一n型cnfet管的漏极、所述的第三p型cnfet管的栅极、所述的第四n型cnfet管的栅极和所述的第六n型cnfet管的栅极连接，所述的第二p型cnfet管的漏极、所述的第二n型cnfet管的漏极、所述的第四p型cnfet管的栅极、所述的第三n型cnfet管的栅极和所述的第六p型cnfet管的栅极连接，所述的第三p型cnfet管的漏极、所述的第四p型cnfet管的源极和所述的第五p型cnfet管的源极连接，所述的第六p型cnfet管的漏极、所述的第六n型cnfet管的漏极、所述的第七p型cnfet管的漏极和所述的第七n型cnfet管的漏极连接，所述的第七p型cnfet管的栅极和所述的反相读字线连接，所述的第七p型cnfet管的源极、所述的第七n型cnfet管的源极和所述的读位线连接，所述的第八p型cnfet管的栅极和所述的反相列选择位线连接，所述的第八p型cnfet管的源极、所述的第八n型cnfet管的源极、所述的第九p型cnfet管的漏极和所述的第九n型cnfet管的漏极连接，所述的第九p型cnfet管的栅极和所述的反相写字线连接，所述的第九p型cnfet管的源极、所述的第九n型cnfet管的源极和所述的写位线连接，所述的第一n型cnfet管的源极、所述的第二n型cnfet管的源极、所述的第三n型cnfet管的源极和所述的第六n型cnfet管的源极均接地，所述的第三n型cnfet管的漏极、所述的第四n型cnfet管的源极和所述的第五n型cnfet管的源极连接，所述的第七n型cnfet管的栅极和所述的读字线连接，所述的第八n型cnfet管的栅极和所述的列选择位线连接，所述的第九n型cnfet管的栅极和所述的写字线连接。

所述的第一p型cnfet管的手性矢量为(10,0)，所述的第二p型cnfet管的手性矢量为(19,0)，所述的第三p型cnfet管的手性矢量为(13,0)，所述的第四p型cnfet管的手性矢量为(13,0)，所述的第五p型cnfet管的手性矢量为(13,0)，所述的第六p型cnfet管的手性矢量为(13,0)，所述的第七p型cnfet管的手性矢量为(19,0)，所述的第八p型cnfet管的手性矢量为(19,0)，所述的第九p型cnfet管的手性矢量为(19,0)，所述的第一n型cnfet管的手性矢量为(28,0)，所述的第二n型cnfet管的手性矢量为(8,0)，所述的第三n型cnfet管的手性矢量为(13,0)，所述的第四n型cnfet管的手性矢量为(13,0)，所述的第五n型cnfet管的手性矢量为(13,0)，所述的第六n型cnfet管的手性矢量为(13,0)，所述的第七n型cnfet管的手性矢量为(19,0)，所述的第八n型cnfet管的手性矢量为(19,0)，所述的第九n型cnfet管的手性矢量为(19,0)。

与现有技术相比，本发明的优点在于通过写位线、读位线、列选择位线、反相列选择位线、写字线、反相写字线、读字线、反相读字线、第一p型cnfet管、第二p型cnfet管、第三p型cnfet管、第四p型cnfet管、第五p型cnfet管、第六p型cnfet管、第七p型cnfet管、第八p型cnfet管、第九p型cnfet管、第一n型cnfet管、第二n型cnfet管、第三n型cnfet管、第四n型cnfet管、第五n型cnfet管、第六n型cnfet管、第七n型cnfet管、第八n型cnfet管和第九n型cnfet管来构建三值sram单元电路，其中，第七p型cnfet管和第七n型cnfet管构成读传输门，第九n型cnfet管和第九p型cnfet管构成写传输门，第六p型cnfet管和第六n型cnfet管构成读缓冲器，第八p型cnfet管和第八n型cnfet管构成列选择传输门，第一p型cnfet管、第二p型cnfet管、第三p型cnfet管、第四p型cnfet管、第五p型cnfet管、第一n型cnfet管、第二n型cnfet管、第三n型cnfet管、第四n型cnfet管和第五n型cnfet管构成能一个基本存储单元，用于维持逻辑值‘0’、‘1’和‘2’，基本存储单元中第一n型cnfet管、第二n型cnfet管、第一p型cnfet管和第二p型cnfet管用于将一个三值信号转换成两个二值信号，第三p型cnfet管、第四p型cnfet管、第五p型cnfet管、第三n型cnfet管、第四n型cnfet管和第五n型cnfet管用于将两个二值信号转换成一个三值信号，读传输门连接到读位线上，用于读操作，写传输门连接到写位线上，用于写操作，第一p型cnfet管的漏极、第一n型cnfet管的漏极、第三p型cnfet管的栅极、第四n型cnfet管的栅极和第六n型cnfet管的栅极的连接节点记为q1，第二p型cnfet管的漏极、第二n型cnfet管的漏极、第四p型cnfet管的栅极、第三n型cnfet管的栅极和第六p型cnfet管的栅极的连接节点记为q2，第一p型cnfet管的栅极、第二p型cnfet管的栅极、第一n型cnfet管的栅极、第二n型cnfet管的栅极、第八n型cnfet管的漏极、第八p型cnfet管的漏极、第四p型cnfet管的漏极、第五p型cnfet管的漏极、第五p型cnfet管的栅极、第四n型cnfet管的漏极、第五n型cnfet管的漏极和第五n型cnfet管的栅极的连接节点记为q3，q3为存储节点，本发明在存储逻辑‘1’时仅有第三p型cnfet管、第五p型cnfet管、第五n型cnfet管和第三n型cnfet管构成的一条直流通路，且由于第五p型cnfet管和第五n型cnfet管漏栅短接并与第三n型cnfet管和第三p型cnfet管串联，因此所产生的直流电流很小，从而使本发明具有极低的漏功耗，写操作由写传输门和列选择传输门执行，分别受写字线wwl、反相写字线wwlb、列选择位线csl和反相列选择位线cslb控制，当wwl和csl都为高电平，以及wwlb和cslb都为低电平时，写传输门和列选择传输门导通，wbl上的数据写入所选sram单元电路，由于在被选择的字线中，未选中的列选择传输门截止，则wbl上的数值不会影响该单元存储节点的状态，从而彻底消除了半选择问题，读操作由读缓冲器和读传输门执行，分别受节点q1、q2电压、读字线rwl和反相读字线rwlb的控制，在进行读操作之前，读位线rbl被充电到逻辑电平vdd/2，当rwl为高电平，rwlb为低电平时，读缓冲器将节点q3上的逻辑电平传送到rbl上，由于存储节点q3和读位线rbl分离，q3不受rbl上数据的影响，从而可以彻底消除读干扰问题，提高存储器的稳定性，由此，本发明采用读写分开的方式实现数据的存取，功耗较低，可以克服半选择问题和读干扰问题，静态噪声容限较高。

附图说明

图1为现有的传统的三值sram单元电路的电路图；

图2为现有的新型的三值sram单元电路的电路图；

图3为本发明的三值sram单元电路的电路图；

图4为本发明的三值sram单元电路写操作的仿真波形图；

图5为本发明的三值sram单元电路读操作的仿真波形图；

图6为本发明的三值sram单元电路与现有两种三值sram单元电路的写延时的统计直方图；

图7为本发明的三值sram单元电路与现有两种三值sram单元电路的读延时的统计直方图；

图8为本发明的三值sram单元电路与现有两种三值sram单元电路的漏功耗的统计直方图；

图9为现有的传统的三值sram单元电路的静态噪声容限仿真图；

图10为现有的新型的三值sram单元电路的静态噪声容限仿真图；

图11为本发明的三值sram单元电路的静态噪声容限仿真图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例一：如图3所示，一种利用碳纳米场效应晶体管的三值sram单元电路，包括写位线wbl、读位线rbl、列选择位线csl、反相列选择位线cslb、写字线wwl、反相写字线wwlb、读字线rwl、反相读字线rwlb、第一p型cnfet管p1、第二p型cnfet管p2、第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第六p型cnfet管p6、第七p型cnfet管p7、第八p型cnfet管p8、第九p型cnfet管p9、第一n型cnfet管n1、第二n型cnfet管n2、第三n型cnfet管n3、第四n型cnfet管n4、第五n型cnfet管n5、第六n型cnfet管n6、第七n型cnfet管n7、第八n型cnfet管n8和第九n型cnfet管n9；第一p型cnfet管p1的源极、第二p型cnfet管p2的源极、第三p型cnfet管p3的源极和第六p型cnfet管p6的源极均接入电源vdd，第一p型cnfet管p1的栅极、第二p型cnfet管p2的栅极、第一n型cnfet管n1的栅极、第二n型cnfet管n2的栅极、第八n型cnfet管n8的漏极、第八p型cnfet管p8的漏极、第四p型cnfet管p4的漏极、第五p型cnfet管p5的漏极、第五p型cnfet管p5的栅极、第四n型cnfet管n4的漏极、第五n型cnfet管n5的漏极和第五n型cnfet管n5的栅极连接，第一p型cnfet管p1的漏极、第一n型cnfet管n1的漏极、第三p型cnfet管p3的栅极、第四n型cnfet管n4的栅极和第六n型cnfet管n6的栅极连接，第二p型cnfet管p2的漏极、第二n型cnfet管n2的漏极、第四p型cnfet管p4的栅极、第三n型cnfet管n3的栅极和第六p型cnfet管p6的栅极连接，第三p型cnfet管p3的漏极、第四p型cnfet管p4的源极和第五p型cnfet管p5的源极连接，第六p型cnfet管p6的漏极、第六n型cnfet管n6的漏极、第七p型cnfet管p7的漏极和第七n型cnfet管n7的漏极连接，第七p型cnfet管p7的栅极和反相读字线rwlb连接，第七p型cnfet管p7的源极、第七n型cnfet管n7的源极和读位线rbl连接，第八p型cnfet管p8的栅极和反相列选择位线cslb连接，第八p型cnfet管p8的源极、第八n型cnfet管n8的源极、第九p型cnfet管p9的漏极和第九n型cnfet管n9的漏极连接，第九p型cnfet管p9的栅极和反相写字线wwlb连接，第九p型cnfet管p9的源极、第九n型cnfet管n9的源极和写位线wbl连接，第一n型cnfet管n1的源极、第二n型cnfet管n2的源极、第三n型cnfet管n3的源极和第六n型cnfet管n6的源极均接地，第三n型cnfet管n3的漏极、第四n型cnfet管n4的源极和第五n型cnfet管n5的源极连接，第七n型cnfet管n7的栅极和读字线rwl连接，第八n型cnfet管n8的栅极和列选择位线csl连接，第九n型cnfet管n9的栅极和写字线wwl连接。

实施例二：如图3所示，一种利用碳纳米场效应晶体管的三值sram单元电路，包括写位线wbl、读位线rbl、列选择位线csl、反相列选择位线cslb、写字线wwl、反相写字线wwlb、读字线rwl、反相读字线rwlb、第一p型cnfet管p1、第二p型cnfet管p2、第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第六p型cnfet管p6、第七p型cnfet管p7、第八p型cnfet管p8、第九p型cnfet管p9、第一n型cnfet管n1、第二n型cnfet管n2、第三n型cnfet管n3、第四n型cnfet管n4、第五n型cnfet管n5、第六n型cnfet管n6、第七n型cnfet管n7、第八n型cnfet管n8和第九n型cnfet管n9；第一p型cnfet管p1的源极、第二p型cnfet管p2的源极、第三p型cnfet管p3的源极和第六p型cnfet管p6的源极均接入电源vdd，第一p型cnfet管p1的栅极、第二p型cnfet管p2的栅极、第一n型cnfet管n1的栅极、第二n型cnfet管n2的栅极、第八n型cnfet管n8的漏极、第八p型cnfet管p8的漏极、第四p型cnfet管p4的漏极、第五p型cnfet管p5的漏极、第五p型cnfet管p5的栅极、第四n型cnfet管n4的漏极、第五n型cnfet管n5的漏极和第五n型cnfet管n5的栅极连接，第一p型cnfet管p1的漏极、第一n型cnfet管n1的漏极、第三p型cnfet管p3的栅极、第四n型cnfet管n4的栅极和第六n型cnfet管n6的栅极连接，第二p型cnfet管p2的漏极、第二n型cnfet管n2的漏极、第四p型cnfet管p4的栅极、第三n型cnfet管n3的栅极和第六p型cnfet管p6的栅极连接，第三p型cnfet管p3的漏极、第四p型cnfet管p4的源极和第五p型cnfet管p5的源极连接，第六p型cnfet管p6的漏极、第六n型cnfet管n6的漏极、第七p型cnfet管p7的漏极和第七n型cnfet管n7的漏极连接，第七p型cnfet管p7的栅极和反相读字线rwlb连接，第七p型cnfet管p7的源极、第七n型cnfet管n7的源极和读位线rbl连接，第八p型cnfet管p8的栅极和反相列选择位线cslb连接，第八p型cnfet管p8的源极、第八n型cnfet管n8的源极、第九p型cnfet管p9的漏极和第九n型cnfet管n9的漏极连接，第九p型cnfet管p9的栅极和反相写字线wwlb连接，第九p型cnfet管p9的源极、第九n型cnfet管n9的源极和写位线wbl连接，第一n型cnfet管n1的源极、第二n型cnfet管n2的源极、第三n型cnfet管n3的源极和第六n型cnfet管n6的源极均接地，第三n型cnfet管n3的漏极、第四n型cnfet管n4的源极和第五n型cnfet管n5的源极连接，第七n型cnfet管n7的栅极和读字线rwl连接，第八n型cnfet管n8的栅极和列选择位线csl连接，第九n型cnfet管n9的栅极和写字线wwl连接。

本实施例中，第一p型cnfet管p1的手性矢量为(10,0)，第二p型cnfet管p2的手性矢量为(19,0)，第三p型cnfet管p3的手性矢量为(13,0)，第四p型cnfet管p4的手性矢量为(13,0)，第五p型cnfet管p5的手性矢量为(13,0)，第六p型cnfet管p6的手性矢量为(13,0)，第七p型cnfet管p7的手性矢量为(19,0)，第八p型cnfet管p8的手性矢量为(19,0)，第九p型cnfet管p9的手性矢量为(19,0)，第一n型cnfet管n1的手性矢量为(28,0)，第二n型cnfet管n2的手性矢量为(8,0)，第三n型cnfet管n3的手性矢量为(13,0)，第四n型cnfet管n4的手性矢量为(13,0)，第五n型cnfet管n5的手性矢量为(13,0)，第六n型cnfet管n6的手性矢量为(13,0)，第七n型cnfet管n7的手性矢量为(19,0)，第八n型cnfet管n8的手性矢量为(19,0)，第九n型cnfet管n9的手性矢量为(19,0)。

本实施例中，第七p型cnfet管p7和第七n型cnfet管n7构成读传输门，第九n型cnfet管n9和第九p型cnfet管p9构成写传输门，第六p型cnfet管p6和第六n型cnfet管n6构成读缓冲器，第八p型cnfet管p8和第八n型cnfet管n8构成列选择传输门，第一p型cnfet管p1、第二p型cnfet管p2、第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第一n型cnfet管n1、第二n型cnfet管n2、第三n型cnfet管n3、第四n型cnfet管n4和第五n型cnfet管n5构成能一个基本存储单元，用于维持逻辑值‘0’、‘1’和‘2’，基本存储单元中第一n型cnfet管n1、第二n型cnfet管n2、第一p型cnfet管p1和第二p型cnfet管p2构成二值转换电路1t-2b，用于将一个三值信号转换成两个二值信号，第三p型cnfet管p3、第四p型cnfet管p4、第五p型cnfet管p5、第三n型cnfet管n3、第四n型cnfet管n4和第五n型cnfet管n5构成三值转换电路2b-1t，用于将两个二值信号转换成一个三值信号，读传输门连接到读位线上，用于读操作，写传输门连接到写位线上，用于写操作，第一p型cnfet管p1的漏极、第一n型cnfet管n1的漏极、第三p型cnfet管p3的栅极、第四n型cnfet管n4的栅极和第六n型cnfet管n6的栅极的连接节点记为q1，第二p型cnfet管p2的漏极、第二n型cnfet管n2的漏极、第四p型cnfet管p4的栅极、第三n型cnfet管n3的栅极和第六p型cnfet管p6的栅极的连接节点记为q2，第一p型cnfet管p1的栅极、第二p型cnfet管p2的栅极、第一n型cnfet管n1的栅极、第二n型cnfet管n2的栅极、第八n型cnfet管n8的漏极、第八p型cnfet管p8的漏极、第四p型cnfet管p4的漏极、第五p型cnfet管p5的漏极、第五p型cnfet管p5的栅极、第四n型cnfet管n4的漏极、第五n型cnfet管n5的漏极和第五n型cnfet管n5的栅极的连接节点记为q3，q3为存储节点，q1和q2为控制节点。当存储逻辑“0”时，第一p型cnfet管p1、第二p型cnfet管p2、第五p型cnfet管p5、第三n型cnfet管n3和第四n型cnfet管n4导通，其他cnfet管截止，节点q3保持逻辑电平0，此时q1＝q2＝2，q3＝0；当存储逻辑“2”时，第一n型cnfet管n1、第二n型cnfet管n2、第五n型cnfet管n5、第三p型cnfet管p3和第四p型cnfet管p4导通，其他cnfet管截止，此时q1＝q2＝0，q3＝2，节点q3保持逻辑电平vdd；当存储逻辑“1”时，第一n型cnfet管n1、第三n型cnfet管n3、第五n型cnfet管n5、第二p型cnfet管p2、第三p型cnfet管p3和第五p型cnfet管p5导通，其他cnfet管截止，节点q3保持逻辑电平vdd/2，此时q1＝0，q2＝,2，q3＝1。1t-2b和2b-1t的逻辑符号和真值表如表1所示。

表1

本发明的三值sram单元电路利用hspice进行仿真，工艺库采用斯坦福大学32nmcnfet标准模型库，标准工作电压为0.9v，逻辑值“0”，“1”，“2”对应的电压分别为0v，0.45v，0.9v。为了贴近实际情况，采用1×128的三值存储单元电路阵列来测试本发明的三值sram单元电路，其中，本发明的三值sram单元电路写操作的仿真波形如图4所示，本发明的三值sram单元电路读操作的仿真波形如图5所示。分析图4和图5可知，本发明具有正确的写/读逻辑功能。

本发明的三值sram单元电路与现有两种三值sram单元电路的写延时的统计直方图如图6所示，本发明的三值sram单元电路与现有两种三值sram单元电路的读延时的统计直方图如图7所示，本发明的三值sram单元电路与现有两种三值sram单元电路的漏功耗的统计直方图如图8所示。分析图6～图8可知，新型三值sram单元比传统三值sram单元延时更小，相比于新型三值sram单元，本发明的写延时和读延时分别减小了39.6％和58.2％。相比于传统三值sram单元和新型三值sram单元，本发明的平均漏功耗分别减小了60.5％和78.1％。

静态噪声容限(snm)用于反映sram的稳定性。现有的两种三值sram单元电路都是基于标准三值反相器(standardternaryinverter,sti)的设计，其snm可以通过一对sti的电压传输曲线获得。然而本申请的sram单元电路并非由sti构成，因此不能采用该方法获得snm。但本发明中，节点q3的状态受节点q1和q2的状态控制，如此snm可由q1/q2节点跳变时q3节点的电压来表示。现有的传统的三值sram单元电路的静态噪声容限仿真图如图9所示，现有的新型的三值sram单元电路的静态噪声容限仿真图如图10所示，本发明的三值sram单元电路的静态噪声容限仿真图如图11所示。由图11可知，本发明的静态稳定性区域几乎被均匀分割为四部分(snm0-1,snm1-0,snm1-2,snm2-1)，静态噪声容限为这四部分的最小的值，即snm＝min{snm0-1,snm1-0,snm1-2,snm2-1}，其中，snm0-1代表能使q1节点跳变的q3节点电压；snm1-0代表逻辑‘1’电压与能够使q1节点跳变的q3节点电压之间的差值；snm1-2和snm2-1以此类推。由图11可知本发明的三值sram单元电路的snm为204.5mv，分别为传统三值sram单元电路(101.8mv)和新型三值sram单元电路(105.1mv)的2.01倍和1.95倍。

本发明的三值sram单元电路与其他相关文献公布的三值sram单元电路性能对比如表2所示。

表2

表2中，×表示不存在；n/a表示无法获得；*表示无工艺偏差下的仿真结果。文献3为prabhucmr,singhak.low-powerfast(lpf)sramcellforwrite/readoperation.ieiceelectron.express,2011,8(18):1473，文献4为kamarz,nepalk.noisemargin-optimizedternarycmossramdelayandsizingcharacteristics.ieeeinternationalmidwestsymposiumoncircuitsandsystems(mwscas),2010:801

由表2可知，本发明的三值sram单元电路在漏功耗、读/写延时和snm方面都优于传统三值sram单元和新型三值sram单元。由于本发明的三值sram单元读写分离，所以不受读干扰影响；由于不容许非选择列的存在，所以不存在半选择问题。