包括复制晶体管的SRAM读复用器的制作方法

本申请涉及静态随机存取存储器(sram)电路的领域，并且更具体地涉及利用复制晶体管来补偿通过寄生电容注入到位线中的电流的sram电路。

背景技术：

现在参考图1a描述现有技术的sram存储器电路50。sram存储器电路50包括第一和第二列52和54。第一列52包括具有位线bl0和与之相关联的互补位线blb0的存储单元51。第二列54包括具有位线bl1和与之相关联的互补位线blb1的存储单元53。列选择电路60包括pmos晶体管m1，其源极耦合至互补位线blb0，其漏极耦合至节点inn，并且其栅极通过控制信号ctrl1偏置。pmos晶体管m2的源极耦合至位线bl0，其漏极耦合至节点inp，并且其栅极通过控制信号ctrl1偏置。

列选择电路装置60还包括pmos晶体管m3，其源极耦合至互补位线blb1，其漏极耦合至节点inn，并且其栅极通过控制信号ctrl2偏置。pmos晶体管m4的源极耦合至位线bl1，其漏极耦合至节点inp，并且其栅极通过控制信号ctrl2偏置。

节点inn和inp用作列选择电路装置60的输出和感测放大器55的输入。在操作中，通过列选择电路装置60选择一列52或54，而另一列52或54未被选择。在图1a所示的示例操作状态中，列52被选择，而列54未被选择。这通过控制信号ctrl1低到导通位线选择晶体管m1和m2，而控制信号ctrl2变高或保持高以截止位线选择晶体管m3和m4来实现。

在理想情况下，如图1b所示，当位线bl0和互补位线blb0通过导通的晶体管m1和m2被选择时(其中，bl0将输出逻辑1且blb1将输出逻辑0)，节点inp处的电压保持为vdd，而节点inn处的电压下降，两者之间的差值为vdiff。

然而，现有sram存储器电路50的操作不一定是理想的。虽然晶体管m3和m4截止，但是晶体管m4的源极和节点inp之间存在寄生电容cp1。从图1b可以看出，由于单元53存储“0”值，因此bl1放电，并且由于bl1和inp节点之间的寄生电容cp1，节点inp不保持在vdd，而是放电，从而导致有效vdiff的丢失。由于cp1寄生电容器，bl1上的放电电流通过memcell2放电inp。因此，inp和inn处的电压之间的差vdiff减小δv。当位线bl0和blb0被读取时，这会导致错误。

这是不期望的情况。因此，需要sram存储器电路领域中的进一步发展。

技术实现要素：

本文公开了一种电子设备，包括被配置为可被第一控制信号选择的第一列和可被第二控制信号选择的第二列。第二列包括第二存储单元和与第二存储单元相关联的第二位线。第一晶体管具有耦合至第二位线的第一导电端子、耦合至位线节点的第二导电端子和被第二控制信号偏置的控制端子。第二晶体管具有耦合至第二互补位线的第一导电端子、耦合至互补位线节点的第二导电端子和被第二控制信号偏置的控制端子。作为第一晶体管的复制品的第一复制晶体管具有耦合至第二位线的第一导电端子、耦合至互补位线节点的第二导电端子和控制端子，第一复制晶体管的控制端子被偏置以使得第一复制晶体管总是截止或者至少在第二控制信号选择第二列时截止。第二复制晶体管是第二晶体管的复制品，并且具有耦合至第二互补位线的第一导电端子、耦合至位线节点的第二导电端子和控制端子，第二复制晶体管的控制端子被偏置以使得第二复制晶体管总是截止或者至少在第二控制信号选择第二列时截止。

第一和第二复制晶体管的控制端子可以被偏置，使得第一和第二复制晶体管总是截止。

第一列可以包括第一存储单元、与第一存储单元相关联的第一位线以及与第一存储单元相关联的第一互补位线。第三晶体管可以具有耦合至第一位线的第一导电端子、耦合至位线节点的第二导电端子和被第一控制信号偏置的控制端子。第四晶体管可以具有耦合至第一互补位线的第一导电端子、耦合至互补位线节点的第二导电端子和被第一控制信号偏置的控制端子。

作为第三晶体管的复制品的第三复制晶体管可以具有耦合至第一位线的第一导电端子、耦合至互补位线节点的第二导电端子和控制端子，第三复制晶体管的控制端子被偏置以使得第三复制晶体管至少在第一控制信号选择第一列时截止。作为第四晶体管的复制品的第四复制晶体管可以具有耦合至第一互补位线的第一导电端子、耦合至位线节点的第二导电端子和控制端子，第四复制晶体管的控制端子被偏置以使得第四复制晶体管至少在第一控制信号选择第一列时截止。

第三和第四复制晶体管的控制端子可以被偏置，使得第一和第二复制晶体管总是截止。

附图说明

图1a是现有技术的sram存储器设备的示意性框图。

图1b是示出图1a的位线和互补位线节点的理想和实际操作电压的曲线图。

图2a是根据本公开的sram存储器设备的示意性框图，其中第一列被选择且其中第一位线用于输出逻辑1。

图2b是根据本公开的sram存储器设备的示意性框图，其中第一列被选择且其中第一位线用于输出逻辑0。

图3a是根据本公开的sram存储器设备的示意性框图，其中第二列被选择且其中第二位线用于输出逻辑1。

图3b是根据本公开的sram存储器设备的示意性框图，其中第二列被选择且其中第二位线用于输出逻辑0。

具体实施方式

附图和下面的描述仅通过说明的方式与优选实施例有关。应该注意，根据下面的讨论，本文公开的结构和方法的替代实施例将很容易被识别为可行的替代方案，其可以不脱离实施例的原理而被采用。

现在将详细参考几个实施例，在附图中示出这些示例。应注意，在可行的情况下，相似或类似的参考数字可以在图中使用，并且可以指示相似或类似的功能。附图仅示出了用于说明目的的实施例。如本文所述，“复制”晶体管具有与其所复制的晶体管相同的长度和宽度，或者具有与其复制的晶体管基本相似或基本相同的电性能。

现在参考图2a描述sram存储器电路100。sram存储器电路100包括第一和第二列102和104。第一列102包括具有位线bl0和与之相关联的互补位线blb0的存储单元101。列选择电路160包括pmos晶体管m1，其源极耦合至互补位线blb0，其漏极耦合至节点inn，并且其栅极通过控制信号ctrl1偏置。pmos晶体管m2的源极耦合至位线bl0，其漏极耦合至节点inp，其栅极被控制信号ctrl1偏置。

pmos晶体管m1r是晶体管m1的复制品，其源极耦合至晶体管m1的源极，其漏极耦合至节点inp，并且其栅极被偏置，使得pmos晶体管m1r总是截止。pmos晶体管m2r是晶体管m2的复制品，其源极耦合至晶体管m2的源极，其漏极耦合至节点inn，其栅极被偏置，使得pmos晶体管m2r总是截止。

第二列104包括具有位线bl1和与之相关联的互补位线blb1的存储单元103。列选择电路160包括pmos晶体管m3，其源极耦合至互补位线blb1，其漏极耦合至节点inn，并且其栅极被控制信号ctrl2偏置。pmos晶体管m4的源极耦合至位线bl1，其漏极耦合至节点inp，其栅极通过控制信号ctrl2偏置。

pmos晶体管m3r是晶体管m3的复制品，其源极耦合至晶体管m3的源极，其漏极耦合至节点inp，其栅极被偏置，使得pmos晶体管m3r总是截止。pmos晶体管m4r是晶体管m4的复制品，其源极耦合至晶体管m4的源极，其漏极耦合至节点inn，其栅极被偏置，使得pmos晶体管m4r总是截止。

节点inn和inp用作列选择电路装置160的输出和感测放大器105的输入。在操作中，选择一列102或104，而另一列102或104未被选择。在图2a所示的示例操作状态中，选择列102，而列104未被选择，并且位线bl0用于输出逻辑1，而互补位线blb0用于输出逻辑0。这通过控制信号ctrl1低到导通位线选择晶体管m1和m2，同时控制信号ctrl2变高以截止位线选择晶体管m3和m4来实现。

基于存储在存储器中的数据，存储器单元101和103可以取“0”或“1”状态。例如，如果存储单元101存储“0”，并且它被选择用于读取操作，那么位线bl0将朝向地放电，并且互补位线blb0将保持在vdd。类似地，如果存储单元101存储“1”，则blb0将放电且bl0将保持在vdd。同样的操作适用于存储单元103，如果存储器单元103存储“0”并且被选择用于读取，则位线bl1将朝向地放电，并且互补位线blb1将保持在vdd。同样，如果存储单元103存储“1”，blb1将放电，并且bl1将保持在vdd。

参考图2a，考虑以下情况：当存储单元101和103存储相同值“0”或“1”时，并且选择102和104中的哪一列，vdiff(inp和inn处的电压之间的差值)均不减小。这可以通过考虑以下情况来解释：如果存储器单元101和103都存储相同的值“0”，并且存储器单元102通过控制信号ctrl1选择用于读取，那么bl1和bl0两者都将放电。bl1和bl0都分别通过晶体管m4和m2连接至节点inp，因为m4通过控制信号ctrl2截止，由于bl1和inp之间的寄生电容cp1，bl1的放电帮助bl0放电更多，从而增加vdiff。这也是存储单元101和103都存储相同值“1”的情况。

参考图3a，还考虑以下情况：当存储器单元101和103存储相同值“0”或“1”时，并且选择102和104中的哪一列，vdiff(inp和inn处的电压之间的差值)不减小。这可以通过考虑以下情况来解释：如果存储器单元101和103都存储相同的值“0”，并且存储器单元103通过控制信号ctrl2选择用于读取，那么bl1和bl0两者都将放电。bl1和bl0分别通过晶体管m4和m2连接至节点inp，因为m2通过控制信号ctrl1截止；由于bl0和inp之间的寄生电容cp1，bl0的放电帮助bl1放电更多，由此增加了vdiff。这也是存储单元101和103都存储相同值“1”的情况。

因此，当存储器单元101和103存储相反的值(诸如图2b所示的情况)时，发生vdiff损失。

在所提出的电路中，通过在列102中添加复制晶体管m1r和m2r以及在列104中添加m3r和m4r来补偿vdiff损失。在图2b中，可以通过考虑单元101存储“0”且单元103存储“1”的情况来解释vdiff中的损失的补偿。通过控制信号ctrl1选择列102，bl0朝向地电平放电，使得节点inp、inn假定保持在vdd，因为blb0不放电并且保持在vdd。然而，由于inn和blb1之间的寄生电容cp1，因为blb1放电，inn也由于耦合而朝向地电平放电。这种耦合通过复制晶体管m3r进行补偿。m3r处于off状态，并且其与m3在blb1与inn之间引入的一样，在blb1与inp之间提供相同的寄生电容cp2。因此，由于复制晶体管m3r的寄生电容使节点inp朝向地电平放电的量与由于晶体管m3的寄生电容使inn朝向地电平放电的量相同。

类似地，在图3b中，通过控制信号ctrl2选择列104，bl1朝向地电平放电，使得节点inp、inn假定保持在vdd，因为blb1不放电并且保持在vdd。然而，由于inn和blb0之间的寄生电容cp1，因为blb0放电，inn也由于耦合而朝向地电平放电。这种耦合通过复制晶体管m1r进行补偿。m1r处于off状态，并且与m1在blb0与inn之间引入的一样，在blb0与inp之间提供相同的寄生电容cp2。因此，由于复制晶体管m1r的寄生电容使节点inp朝向地电平放电的量与由于晶体管m1的寄生电容使inn朝向地电平放电的量相同。

除上述之外，与传统的sram电路相比，晶体管m1-m4和m1r-m4r的尺寸可以减小例如通常尺寸的50％。

在阅读本公开之后，本领域的普通技术人员将通过所公开的实施例原理来理解额外的替代结构和功能设计。因此，虽然已经说明和描述了特定的实施例和应用，但应该理解，实施例不限于本文所公开的精确结构和部件，并且可以在本文公开的布置、操作以及方法和装置的细节中进行本领域技术人员明白的各种修改、变化和变型，而不背离所附权利要求限定的精神和范围。