技术特征：
1.一种读写分离的14t抗辐照sram存储单元电路结构，其特征在于，所述电路包括十个nmos晶体管和四个pmos晶体管，十个nmos晶体管依次记为n1～n10，四个pmos晶体管依次记为p1～p4，其中：pmos晶体管p1和p2作为上拉管，pmos晶体管p3和p4交叉耦合；nmos晶体管n3与n4作为下拉管，外围存储节点s1、s0由nmos晶体管n5和n6交叉耦合；nmos晶体管n1与n2作为上拉管，外围存储节点s0和s1通过nmos晶体管n3与n4对内部存储节点q与qb进行加固，外围存储节点全部由nmos晶体管包围，这种结构称为极性加固结构；外围存储节点s1、s0通过nmos晶体管n7～n8连接到两条位线bl和blb，且nmos晶体管n7～n8的开启由字线wl来控制，其中：位线bl与传输nmos晶体管n7的源极电连接，位线blb与传输nmos晶体管n8的源极电连接；传输nmos晶体管n7的漏极与nmos晶体管n6的栅极电连接；传输nmos晶体管n8的漏极与nmos晶体管n5的栅极电连接，字线wl与传输nmos晶体管n7～n8的栅极电连接；字线rwl与传输nmos晶体管n9的栅极电连接；电源vdd与pmos晶体管p1、p2的源极，以及nmos晶体管n1、n2的漏极电连接；nmos晶体管n3、n4、n5、n6、n10的源极接地。2.根据权利要求1所述读写分离的14t抗辐照sram存储单元电路结构，其特征在于，所述十个nmos晶体管和四个pmos晶体管的连接关系具体为：pmos晶体管p1的漏极与pmos晶体管p3的源极电连接，并且pmos晶体管p1的栅极与nmos晶体管n3的栅极电连接；pmos晶体管p2的漏极与pmos晶体管p4的源极电连接，并且pmos晶体管p2的栅极与nmos晶体管n4的栅极电连接；pmos晶体管p3的漏极与nmos晶体管n3的漏极电连接，并且pmos晶体管p3的栅极与nmos晶体管n4的漏极电连接；pmos晶体管p4的漏极与nmos晶体管n4的漏极电连接，并且pmos晶体管p4的栅极与nmos晶体管n3的漏极电连接；nmos晶体管n1的源极与nmos晶体管n5的漏极电连接，并且nmos晶体管n1的栅极与nmos晶体管n4的漏极电连接；nmos晶体管n2的源极与nmos晶体管n6的漏极电连接，并且nmos晶体管n2的栅极与nmos晶体管n3的漏极电连接；nmos晶体管n3的漏极与pmos晶体管p3的漏极电连接，并且nmos晶体管n3的栅极与nmos晶体管n1的源极电连接；nmos晶体管n4的漏极与pmos晶体管p4的漏极电连接，并且nmos晶体管n4的栅极与nmos晶体管n2的源极电连接；nmos晶体管n5的漏极与nmos晶体管n1的源极电连接，并且nmos晶体管n5的栅极与nmos晶体管n6的漏极电连接；nmos晶体管n6的漏极与nmos晶体管n2的源极电连接，并且nmos晶体管n6的栅极与nmos晶体管n5的漏极电连接；
nmos晶体管n9的源极与nmos晶体管n7的源极电连接，并且nmos晶体管n9的漏极与nmos晶体管n10的漏极电连接；nmos晶体管n10的漏极与nmos晶体管n9的漏极电连接，并且nmos晶体管n10的栅极与nmos晶体管n3的漏极电连接。3.根据权利要求1所述读写分离的14t抗辐照sram存储单元电路结构，其特征在于，所述电路在保持阶段，位线bl和blb都预充到高电平，字线wl、rwl均为低电平，电路内部保持初始的状态，电路不工作；当所述电路在写入数据阶段，字线wl为高电平，字线rwl为低电平，如果位线bl为高电平，位线blb为低电平，那么通过传输晶体管p2、p4和n7分别向存储节点q点与s1点写
‘
1
’
；如果位线bl为低电平，位线blb为高电平，那么通过传输晶体管p1、p3和n8分别向存储节点q点与s1点写
‘
0
’
；当所述电路在读数据阶段，位线bl为高电平，字线wl为低电平，字线rwl为高电平，如果所述电路存储的数据为
‘
1
’
，则存储节点qb为低电平，那么nmos晶体管n10不导通，使得位线bl不放电；如果所述电路存储的数据为
‘
0
’
，存储节点qb为高电平，则nmos晶体管n10打开，那么位线bl通过nmos晶体管n9和n10向地放电。