1.本发明涉及一种感测电路与方法，且特别涉及一种运用于多阶型存储器胞的感测电路与方法。
背景技术：
：：2.众所周知，非易失性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非易失性存储器制造完成并出厂后，使用者即可以编程(program)非易失性存储器中的存储器胞，进而将数据记录在非易失性存储器的存储器胞。3.为了要提高存储密度(storagedensity)以及较小的芯片尺寸(chiparea)，由多阶型存储器胞(multi-levelmemorycell)所组成的非易失性记忆以已经问世。多阶型存储器胞至少可以存储2位以上的数据。举例来说，2位的多阶型存储器胞会有四种存储状态，3位的多阶型存储器胞会有八种存储状态，4位的多阶型存储器胞会有十六种存储状态。4.基本上，对多阶型存储器胞进行读取动作时，感测电路会接收多阶型存储器胞所产生的存储器胞电流(cellcurrent)，并根据存储器胞电流的大小来决定多阶型存储器胞的存储状态。举例来说，在2位的多阶型存储器胞中，存储状态"00"的存储器胞电流约为10μa，存储状态"01"的存储器胞电流约为7μa，存储状态"10"的存储器胞电流约为3μa，存储状态"11"的存储器胞电流约为0.5μa。5.请参照图1a与图1b，其所绘示为已知运用于多阶型存储器胞的感测电路以及读取动作的相关信号示意图。举例来说，多阶型存储器胞100为3位的多阶型存储器胞，且多阶型存储器胞100连接在位线bl与接地端gnd之间。6.预充电电路(pre-chargecircuit)连接于电源电压vdd与感测节点s之间。预充电电路包括一非门120与一晶体管m1。非门120的输入端接收预充电信号prec，非门120的输出端连接至晶体管m1的栅极，晶体管m1的第一漏/源端(drain/sourceterminal)接收电源电压vdd，晶体管m1的第二漏/源端连接至感测节点s。7.开关电路(switchingcircuit)连接在位线bl与感测节点(sensingnode，s)之间。开关电路包括一控制器(controller)110与一晶体管m2。控制器110产生开关信号sw，晶体管m2的栅极接收开关信号sw，晶体管m2的第一漏/源端连接至感测节点s，晶体管m2的第二漏/源端连接至位线bl。8.感测电路150包括多个电阻r1～r7、多个比较器151～157与一8线转3线编码器(8-lineto3-lineencoder)159。多个电阻r1～r7串接在节点a与接地端gnd之间，多个电阻r1～r7形成分压电路。其中，节点a接收参考电压vref，因此分压电路中的节点a至节点g可输出不同的分压电压。再者，多个比较器151～157的正输入端连接至感测节点s用以接收感测电压vsense，多个比较器151～157的负输入端连接至分压电路中对应的节点a～节点g用以接收分压电压，多个比较器151～157的输出端连接至8线转3线编码器159，且8线转3线编码器159输出端产生3位的二进位码(binarycode，d2～d0)。9.如图1b所示，在读取动作时，控制器110在时间点t0之前动作开关信号sw用以开启(turnon)晶体管m2。此时，位线bl连接至感测节点s，使得多阶型存储器胞100为选定存储器胞(selectedcell)。10.时间点t0至时间点t1之间为预充电相位(pre-chargephase)，预充电信号prec动作，使得晶体管m1开启(turnon)，感测节点s上的感测电压vsense被预充电至电源电压vdd。11.在时间点t1，放电周期(dischargeperiod)开始，感测节点s上的感测电压vsense由电源电压vdd开始下降。基本上，感测电压vsense下降的速度正比于存储器胞电流icell的大小。当多阶型存储器胞100的存储器胞电流icell越大，感测电压vsense下降的速度越快。反之，当多阶型存储器胞100的存储器胞电流icell越小，感测电压vsense下降的速度越慢。12.之后，在放电周期结束的时间点t2，感测电路150即根据感测电压vsense来决定多阶型存储器胞100的存储状态。13.举例来说，在时间点t2时，如果感测电压vsense大于参考电压vref，则感测电路150中的所有比较器151～157皆动作。因此，且8线转3线编码器159产生的3位的二进位码d2～d0为"111"，代表多阶型存储器胞100为存储状态"111"。14.同理，如果在时间点t2，比较器151不动作且比较器152～157动作，则8线转3线编码器159产生的3位的二进位码d2～d0为"110"，代表多阶型存储器胞100为存储状态"110"。依此类推，感测电路150中的8线转3线编码器159即可根据比较器151～157的动作数目来决定多阶型存储器胞100的存储状态。15.由于图1a的感测电路150中包括多个比较器151～157，所以会有较大的芯片面积(largechiparea)。再者，由于感测电路150内的分压电路包括多个电阻r1～r7，所以感测电路150会有较高的直流功率损耗(dcpowerconsumption)。技术实现要素：16.本发明目的在于提出一种全新架构感测电路，可运用判断多阶型存储器胞的存储状态。17.一种运用于多阶型存储器胞的感测电路，连接至一选定存储器胞。该感测电路包括：一存储器胞时钟产生器，接收该选定存储器胞输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟，其中该选定存储器胞为一多阶型存储器胞；一参考时钟产生器，接收一参考电流，并将该参考电流转换为一参考时钟；一计数器，接收该存储器胞时钟并产生一计数值；一锁存信号产生器，接收该参考时钟，其中当该参考时钟产生的脉冲数目到达一预设计数值时，动作一锁存信号；一锁存器，接收该计数值与该锁存信号，其中当该锁存信号动作时，该锁存器输出一锁存计数值；一计数值至状态转换电路，接收该锁存计数值并输出一状态值用以作为该选定存储器胞的一存储状态。18.本发明涉及一种运用于多阶型存储器胞的感测方法，包括下列步骤：接收非易失性存储器的一选定存储器胞所输出的一存储器胞电流，并将该存储器胞电流转换为一存储器胞时钟，其中该选定存储器胞为一多阶型存储器胞；接收一参考电流，并将该参考电流转换为一参考时钟；持续计数该存储器胞时钟的一第一脉冲数目，以及持续计数该参考时钟的一第二脉冲数目；当该第二脉冲数目到达一预设计数值时，锁存该第一脉冲数目；以及，根据锁存的该第一脉冲数目来决定该选定存储器胞的一存储状态。19.为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合附图，作详细说明如下:附图说明20.图1a与图1b为已知运用于多阶型存储器胞的感测电路以及读取动作的相关信号示意图；21.图2a与图2b为本发明运用于多阶型存储器胞的感测电路与读取动作的相关信号示意图；22.图2c为判断选定存储器胞的存储状态的一实施例；23.图3为运用于感测电路的感测方法流程图；24.图4a为本发明感测电路的详细电路图；25.图4b，其所绘示为rs触发器的一实施例；以及26.图4c为本发明感测电路在读取动作的相关信号示意图。27.【符号说明】28.100:多阶型存储器胞29.110:控制器30.120:非门31.150:感测电路32.151，152.153，154，155，156，157:比较器33.159:8线转3线编码器34.200:感测电路35.202:存储器胞36.210，410:存储器胞时钟产生器37.214，224:镜射电路38.216，226:电流至时钟转换电路39.220，420:参考时钟产生器40.232:计数器41.234:锁存信号产生器42.240:锁存器43.250:计数值至状态转换电路44.412，422:rs触发器45.431，432，433，43n:d型触发器46.451:非门47.452，487，489:与门48.481，483:与非门49.485:或门具体实施方式50.请参照图2a与图2b，其所绘示为本发明运用于多阶型存储器胞的感测电路与读取动作的相关信号示意图。举例来说，多阶型存储器胞202为2位的多阶型存储器胞。51.感测电路200包括一存储器胞时钟产生器(cellclockgenerator)210、参考时钟产生器(referenceclockgenerator)220、计数器(counter)232、锁存信号产生器(latchsignalgenerator)234、锁存器(latch)240与计数值至状态转换电路(count-to-stateconversioncircuit)250。52.存储器胞时钟产生器210的输入端连接至存储器胞202，存储器胞时钟产生器210的输出端产生一存储器胞时钟(cellclock，ckc)。再者，存储器胞时钟产生器210包括一开关sw1、一镜射电路214、一电流至时钟转换电路(currenttoclockconvertingcircuit)216。其中，开关sw1的第一端为存储器胞时钟产生器210的输入端，开关sw1的控制端接收读取致能信号(readenablesignal，enrd)，开关sw1的第二端连接至镜射电路214的电流输入端，镜射电路214的电流输出端连接至电流至时钟转换电路216的输入端，电流至时钟转换电路216的输出端产生存储器胞时钟ckc。53.参考时钟产生器220的输入端接收一参考电流iref，参考时钟产生器220的输出端产生一参考时钟ckref。再者，参考时钟产生器220包括一开关sw2、一镜射电路224、一电流至时钟转换电路226。其中，开关sw2的第一端为参考时钟产生器220的输入端，开关sw2的控制端接收读取致能信号enrd，开关sw2的第二端连接至镜射电路224的电流输入端，镜射电路224的电流输出端连接至电流至时钟转换电路226的输入端，电流至时钟转换电路226的输出端产生参考时钟ckref。54.基本上，当读取致能信号enrd信号动作时，开关sw1与开关sw2为闭合状态(closedstate)。此时，存储器胞时钟产生器210接收选定存储器胞202输出的存储器胞电流icell，并产生存储器胞时钟ckc。同时，存储器胞时钟产生器220接收参考电流iref，并产生存储器胞时钟ckref。当然，本领域技术人员也可以另外将读取致能信号enrd信号转换为反相的读取致能信号信号(未绘示)，并让开关sw1与开关sw2根据反相的读取致能信号信号来运作。当反相读取致能信号zenrd信号动作时，开关sw1与开关sw2为闭合状态(closedstate)。如此，也可以达成本发明的目的。55.根据本发明的实施例，存储器胞时钟产生器210与参考时钟产生器220的结构相同。再者，存储器胞时钟产生器210产生存储器胞时钟ckc的频率fc比例于(proportionalto)存储器胞电流icell，参考时钟产生器220产生参考时钟ckref的频率fref比例于参考电流iref。亦即，举例来说，存储器胞时钟产生器210接收的存储器胞电流icell越大，则存储器胞时钟ckc的频率fc越高。同理，参考时钟产生器220接收的参考电流iref越大，则参考时钟ckref的频率fref越高。56.计数器232接收存储器胞时钟ckc，用以计数存储器胞时钟ckc的脉冲数目，并产生一计数值cnt。57.锁存信号产生器234接收参考时钟ckref，并计数参考时钟ckref的脉冲数目。当参考时钟ckref的脉冲数目到达一预设计数值(predeterminedcount，cntp)时，锁存信号产生器234产生锁存信号lat。58.锁存器240的数据输入端接收计数器232产生的计数值cnt，锁存器240的时钟端接收锁存信号产生器234产生的锁存信号lat。当锁存信号lat动作时，锁存器240将接收的计数值cnt锁存成为锁存计数值(latchedcount，cntl)。59.接着，计数值至状态转换电路250将接收的锁存计数值cntl转换为状态值state。其中，状态值state即代表选定存储器胞202的存储状态。60.以图2b为例来说明之。假设参考电流iref为10μa，锁存信号产生器234中设定的预设计数值cntp为10。亦即，参考时钟ckref产生10个脉冲时，锁存信号产生器234动作锁存信号lat。61.在时间点t1，读取致能信号enrd动作，存储器胞时钟产生器210接收存储器胞电流icell，并产生存储器胞时钟ckc至计数器232。同时，参考时钟产生器220接收参考电流icell，并产生参考时钟ckref至锁存信号产生器234。62.由于锁存信号产生器234中设定的预设计数值cntp为10。在时间点t2，参考时钟ckref产生10个脉冲，使得锁存信号lat动作。由于计数器232产生的计数值cnt为6，所以锁存器240输出的锁存计数值cntl为6。由于因此可以估计出存储器胞电流icell约为6μa(icell＝0.6×iref＝6μa)。63.再者，计数值至状态转换电路250可以根据锁存计数值cntl来产生状态值state，用以代表选定存储器胞202的存储状态。举例来说，图2c为判断选定存储器胞的存储状态的一实施例，计数值至状态转换电路250可由一对照表(look-uptable)来实现。当然，计数值至状态转换电路250也可以由其他计算电路来实现。64.当存储器胞电流icell小于2μa，锁存器240输出的锁存计数值cntl为0～1，计数值至状态转换电路250产生的状态值state为"11"。当存储器胞电流icell介于2μa与5μa之间，锁存器240输出的锁存计数值cntl为2～4，计数值至状态转换电路250产生的状态值state为"10"。当存储器胞电流icell介于5μa与8μa之间，锁存器240输出的锁存计数值cntl为5～7，计数值至状态转换电路250产生的状态值state为"01"。当存储器胞电流icell大于8μa，锁存器240输出的锁存计数值cntl大于8，计数值至状态转换电路250产生的状态值state为"00"。65.也就是说，计数值至状态转换电路250可以根据锁存计数值cntl来估计存储器胞电流icell的大小，并对应地产生状态值state，用以决定选定存储器胞202的存储状态。66.当然，上述10μa的参考电流iref以及锁存信号产生器234中设定的预设计数值cntp为10仅是本发明的实施例，并非用以限定本发明。在此领域的技术人员可以依照实际的存储器胞类型来决定参考电流iref的大小以及预设计数值cntp。67.另外，本发明的感测电路200也并非仅用运在2位的多阶型存储器胞。以图2c为例，感测电路200也可以用来检测3位的多阶型存储器胞。举例来说，当锁存计数值cntl为0或1时，计数值至状态转换电路250产生的状态值state为"111"。当锁存计数值cntl为2或3时，计数值至状态转换电路250产生的状态值state为"110"。当锁存计数值cntl为4或5时，计数值至状态转换电路250产生的状态值state为"101"。依此类推，当锁存计数值cntl为14或15时，计数值至状态转换电路250产生的状态值state为"000"。68.再者，本发明的感测电路200更可在锁存信号lat动作时，一并停止存储器胞时钟产生器210与参考时钟产生器220，使得存储器胞时钟产生器210与参考时钟产生器220的存储器胞时钟ckc以及参考时钟ckref停止产生脉冲，用以降低耗能。69.请参照图3，其所绘示为运用于感测电路的感测方法流程图。在读取动作开始之后，接收选定存储器胞202输出的存储器胞电流icell，将存储器胞电流icell转换为存储器胞时钟ckc，接收参考电流iref，并将参考电流iref转换为参考时钟ckref(步骤s302)。亦即，存储器胞时钟产生器210接收存储器胞电流icell，并产生存储器胞时钟ckc，参考时钟产生器220接收参考电流icell，并产生参考时钟ckref。70.接着，持续计数存储器胞时钟ckc的第一脉冲数目cnt以及参考时钟ckref的第二脉冲数目(步骤s304)。亦即，计数器232开始计数存储器胞时钟ckc产生的脉冲数目cnt，而锁存信号产生器234开始计数参考时钟ckref产生的脉冲数目。71.当第二脉冲数目尚未到达预设计数值cntp时(步骤306)，回到步骤s304。亦即，锁存信号产生器234尚未动作锁存信号lat。72.再者，当第二脉冲数目到达预设计数值cntp时(步骤306)，则锁存第一脉冲数目，并根据锁存的第一脉冲数目cntl来决定选定存储器胞的存储状态(步骤s308)。亦即，当锁存信号产生器234动作锁存信号lat时，锁存器240输出锁存计数值cntl，而计数值至状态转换电路250将锁存计数值cntl转换为状态值state，用以代表选定存储器胞202的存储状态。73.请参照图4a，其所绘示为本发明感测电路的详细电路图。感测电路包括一存储器胞时钟产生器410、参考时钟产生器420、计数器232、锁存信号产生器430、锁存器240与计数值至状态转换电路250。74.存储器胞时钟产生器410的输入端连接至存储器胞(未绘示)，存储器胞时钟产生器410的输出端产生一存储器胞时钟ckc。再者，存储器胞时钟产生器410包括一开关、一镜射电路、一电流至时钟转换电路。其中，电流至时钟转换电路为一张弛振荡器(relaxationoscillator)。75.存储器胞时钟产生器410内的开关包括一开关晶体管msw1。开关晶体管msw1的栅极端接收反相读取致能信号zenrd，开关晶体管msw1的第一漏/源端(drain/sourceterminal)接收存储器胞电流icell，开关晶体管msw1的第二漏/源端连接至镜射电路的电流输入端。当然，在其他的实施例中，存储器胞时钟产生器410内的开关也可以包括一开关晶体管msw1与一非门(未绘示)，非门的输入端接收读取致能信号enrd，非门的输出端产生反相读取致能信号zenrd至开关晶体管msw1的栅极。76.存储器胞时钟产生器410内的镜射电路包括晶体管m1、m2以及开关swa、swb。晶体管m1的栅极端连接至晶体管m1的第一漏/源端，晶体管m1的第一漏/源端为镜射电路的电流输入端，晶体管m1的第二漏/源端连接至开关swa的第一端，开关swa的第二端连接至接地端，开关swa的控制端接收反相锁存信号zlat。晶体管m2的栅极端连接至晶体管m1的栅极端，晶体管m2的第一漏/源端为镜射电路的电流输出端，晶体管m2的第二漏/源端连接至开关swb的第一端，开关swb的第二端连接至接地端，开关swb的控制端接收感测致能信号(senseenablesignal，ensa)。77.存储器胞时钟产生器410内的张弛振荡器包括一充放电电路与一rs触发器(rsflip-flop)412。充放电电路包括电容器c1、c2以及开关swc、swd、swe、sef。其中，电容器c1、c2有相同的电容值(capacitancevalue)c。78.电容器c1的第一端接收电源电压vcc，电容器c1的第二端连接至节点w，开关swc的第一端接收电源电压vcc，开关swc的第二端连接至节点w，开关swc的控制端接收反相存储器胞时钟zckc，开关swe的第一端连接至节点w，开关swe的第二端连接至镜射电路的电流输出端，开关swe的控制端接收存储器胞时钟ckc。电容器c2的第一端接收电源电压vcc，电容器c2的第二端连接至节点x，开关swd的第一端接收电源电压vcc，开关swd的第二端连接至节点x，开关swd的控制端接收存储器胞时钟ckc，开关swf的第一端连接至节点x，开关swf的第二端连接至镜射电路的电流输出端，开关swf的控制端接收反相存储器胞时钟zckc。79.再者，rs触发器412的反相设定端(invertedsetterminal，zs)连接至节点x，rs触发器412的反相重置端(invertedresetterminal，zr)连接至节点w，rs触发器412的输出端q产生存储器胞时钟信号ckc，rs触发器412的反相输出端zq产生反相存储器胞时钟信号zckc。80.当张弛振荡器开始运作时，开关swe、swd根据存储器胞时钟ckc来运作，开关swc、swf根据反相存储器胞时钟zckc来运作。举例来说，在时间点ta至时间点tb，存储器胞时钟ckc为高电平且反相存储器胞时钟zckc为低电平，开关swe、swd根据存储器胞时钟ckc为闭合状态(closedstate)，开关swc、swf根据反相存储器胞时钟zckc为打开状态(openedstate)。此时，节点x充电(charge)至电源电压vcc，节点w由充电电压vcc开始放电(discharge)。基本上，节点w的放电斜率(slope)约为，slope＝icell/c，c为电容器c1的电容值。换句话说，当存储器胞电流icell越大，存储器胞时钟ckc的频率fc越高。81.在时间点tb，节点w放电至一临限电压(thresholdvoltage，vth)，rs触发器412被重置(reset)，存储器胞时钟ckc变为低电平且反相存储器胞时钟zckc变为高电平。82.在时间点tb至时间点tc，存储器胞时钟ckc为低电平且反相存储器胞时钟zckc为高电平，开关swe、swd根据存储器胞时钟ckc为打开状态(openedstate)，开关swc、swf根据反相存储器胞时钟zckc为闭合状态(closedstate)。此时，节点w充电(charge)至电源电压vcc，节点x由充电电压vcc开始放电(discharge)。同理，节点x的放电斜率(slope)约为，slope＝icell/c，c为电容器c2的电容值。83.在时间点tc，节点x放电至一临限电压(thresholdvoltage，vth)，rs触发器412被设定(set)，存储器胞时钟ckc变为高电平且反相存储器胞时钟zckc变为低电平。84.再者，时间点tc之后的运作情况类似，不再赘述。85.另外，参考时钟产生器420的输入端接收参考电流iref，参考时钟产生器420的输出端产生一参考时钟ckref。同理，存储器胞时钟产生器420包括一开关晶体管msw2、一镜射电路、一电流至时钟转换电路。其中，电流至时钟转换电路为一张弛振荡器。镜射电路包括晶体管m3、m4以及开关swg、swh。张弛振荡器包括一充放电电路与一rs触发器422。充放电电路包括电容器c3、c4以及开关swi、swj、swk、swl。相同地，电容器c3、c4有相同的电容值(capacitancevalue)c。基本上，参考时钟产生器420与存储器胞时钟产生器410有类似的连接关系与运作原理，此处不再赘述。同理，当参考电流iref越大，参考时钟ckref的频率fref越高。86.锁存信号产生器430包括n个d型触发器(dflip-flop)431～43n、一非门451与一与门452。所有d型触发器431～43n的时钟端(clockterminal)接收参考时钟ckref，第一个d型触发器431的输入端接收高电平"hi"，其他d型触发器的输入端连接至前一个d型触发器的输出端，而最后一个d型触发器43n的输出端q产生锁存信号lat，而最后一个d型触发器43n的反相输出端zq产生反相锁存信号zlat。再者，非门451输入端接收一起始信号(startsignal，atd)，非门451输出端连接至与门452的第一输入端，与门452的第二输入端接收反相锁存信号zlat，与门452的输出端产生感测致能信号ensa。另外，所有d型触发器431～43n的致能端(enableterminal)连接至非门451输出端。87.由于锁存信号产生器430中连接n个d型触发器431～43n。因此，当锁存信号产生器430开始运作后，当参考时钟信号ckref产生n个脉冲后，最后一个d型触发器43n即动作锁存信号lat。换句话说，n即为锁存信号产生器430中的预设计数值cntp。88.当然，在其他的实施例中，也可以将锁存信号产生器430中n个d型触发器431～43n的输出端连接至一多工器(multiplexer，未绘示)的n个输入端，多工器的输出端产生锁存信号lat。也就是说，利用多工器来调整预设计数值cntp。89.请参照图4b，其所绘示为rs触发器的一实施例。rs触发器412包括开关swm，与非门481、483，或门485以及与门487、489。与非门481的第一输入端连接至rs触发器412的反相重置端zr，与非门481的第二输入端连接至与非门483的输出端，与非门483的第一输入端连接至rs触发器412的反相设定端zs，与非门483的第二输入端连接至与非门481的输出端，与门487的第一输入端接收感测致能信号ensa，与门487的第二输入端连接至与非门481的输出端，与门487的输出端连接至rs触发器的反相输出端zq，或门485的二个输入端分别连接至rs触发器412的反相设定端zs与反相重置端zr，与门489的第一输入端连接至与非门483的输出端，与门489的第二输入端连接至或门485的输出端，与门489的输出端连接至rs触发器的输出端q。另外，开关swm连接在与非门481的第二输入端与接地端之间，且开关swm的控制端接收反相感测致能信号zensa。90.基本上，图4b的rs触发器412仅为本发明的一个实施例，并非用来限定本发明。在此领域的技术人员也可以利用其他逻辑门来组成rs触发器。举例来说，仅利用图4b中的与非门481与483即可组成rs触发器。此时，与非门481的输出端为rs触发器的反相输出端zq，与非门483的输出端为rs触发器的输出端q。91.请参照图4c，其所绘示为本发明感测电路在读取动作的相关信号示意图。假设参考电流iref为10μa，锁存信号产生器430中设定的预设计数值cntp为10。92.在时间点t1时，读取致能信号enrd动作。在存储器胞时钟产生器410中，开关晶体管msw1开启(turnon)、开关swa为关闭状态(closedstate)。同理，在参考时钟产生器420中，开关晶体管msw2开启(turnon)、开关swg为关闭状态(closedstate)。93.在时间点t1至时间点t2，起始信号atd产生一脉冲(pulse)，使得锁存信号产生器430被禁能(disable)。94.在时间点t2，感测致能信号ensa动作。在存储器胞时钟产生器410中，开关swb为关闭状态，使得张弛振荡器接收存储器胞电流icell并开始产生存储器胞时钟ckc。同理，存储器胞时钟产生器420中，开关swh为关闭状态，使得张弛振荡器接收参考电流iref并开始产生参考时钟ckref。同时，锁存信号产生器430被致能(enable)，使得锁存信号产生器430开始计数参考时钟ckref的脉冲数目。95.在时间点t3，参考时钟ckref产生10个脉冲，使得锁存信号lat动作，所以锁存器240锁存(latch)计数器232输出的计数值cnt成为锁存计数值cntl，亦即锁存计数值cntl为6。同时，由于感测致能号ensa不动作，存储器胞时钟产生器410中的开关swb为打开状态(openedstate)，使得张弛振荡器停止接收存储器胞电流icell，并停止存储器胞时钟ckc。同理，存储器胞时钟产生器420的开关swh为打开状态，使得张弛振荡器停止接收参考电流iref，并停止参考时钟ckref。96.在时间点t4，读取致能信号enrd不动作，读取动作结束。97.在图4a中，由于锁存器240输出的锁存计数值cntl为6，计数值至状态转换电路250可以根据锁存计数值cntl来产生状态值state，用以代表选定存储器胞202的存储状态。举例来说，根据图2c的对照表，计数值至状态转换电路250产生的状态值state为"01"，用以代表选定存储器胞202的存储状态为"01"。98.由以上的说明可知，本发明提出一种运用于多阶型存储器胞的感测电路与方法。在读取动作时，选定存储器胞产生一存储器胞电流icell。此时，感测电路根据一存储器胞电流icell产生一存储器胞时钟ckc；同时，感测电路根据一参考电流iref产生一参考时钟ckref。在一特定时间区间内，计数存储器胞时钟ckc所产生的第一脉冲数目cntl以及计数参考时钟ckref所产生的一第二脉冲数目cntp。之后，根据第一脉冲数目cntl与第二脉冲数目cntp之间的关系来决定选定存储器胞的存储状态。99.综上所述，虽然本发明已以优选实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。当前第1页12当前第1页12