基于二极管选通的相变存储器读出电路及读出方法
【技术领域】
[0001]本发明涉及微电子技术领域，特别是涉及一种基于二极管选通的相变存储器读出电路及读出方法。
【背景技术】
[0002]相变存储器，是一种新型的阻变式非易失性半导体存储器，它以硫系化合物材料为存储介质，利用加工到纳米尺寸的相变材料在多晶态(材料呈低阻状态)与非晶态(材料呈高阻状态)时不同的电阻状态来实现数据的存储。
[0003]相变存储器是基于Ovshinsky在20世纪60年代末提出的奥弗辛斯基电子效应的存储器，它一般是指硫系化合物随机存储器，又被称作奥弗辛斯基电效应统一存储器。相变存储器作为一种新的存储器，由于其读写速度快，可擦写耐久性高，保持信息时间长，低功耗，非挥发等特性，特别是随着加工技术和存储单元的尺寸缩小到纳米数量级时相变存储器的这些特性也变得越来越突出，因此它被业界认为是最有发展潜力的下一代存储器。
[0004]相变存储器的基本相变存储单元由相变电阻和选通开关单元组成。其中，相变存储器选通器件实现着存储阵列特定存储单元被选择进行读写的开关操作功能，目前被应用的选通器件包括BJT、MOSFET晶体管以及垂直D1de ( 二极管)。其中D1de作为选通管时因其极高的电流密度所能实现的工艺最高极限的4F2单元面积，极具应用潜力。
[0005]读出电路为整个相变存储器电路的重要组成部分，相变存储器中存储的数据(即相变存储单元中相变电阻的晶态或非晶态)要通过读出电路读取。考虑到相变存储器中存储的数据呈现出来的直观特性为低阻或高阻态，因此，相变存储器都是通过在读使能信号及读电路的控制下，向相变存储器存储单元输入较小量值的电流或者电压，然后测量相变存储单元上的电压值或电流值来实现的。
[0006]相变存储器读出电路通过发送一个极低的电流值(电压值)给相变存储单元，此时读取位线的电压(电流)，如果位线电压较高(电流较小)则表示相变单元为高阻态，即“I”;如果位线电压较低(电流较大)则表示相变单元为低阻态，即“O”。然而，在读的过程中，常常会出现数据读错的问题。例如，当相变存储单元两端电压差超过某一个阈值时，流过相变存储单元的读电流过大，相变电阻内部载流子会发生击穿效应，载流子突然增加，从而表现出低阻的特性，而此时相变电阻本身并没有发生相变，这样一来，就造成了数据的读错O
[0007]随着工艺尺寸的收缩，采用二极管作为相变存储器选通器件的面积优势越来越明显。而且随着工艺的微缩容量越大，二极管的性价比就越高，显然，整个相变存储器芯片的面积也会增大。这样一来，由于相变存储器制备工艺中存在偏差，随着相变存储器芯片面积的增大，无论是片内阵列中各个数据位(BIT)上的相变电阻还是选通二极管的离散性都大大增加，不仅造成了相变存储器的产品一致性较差，而且加大了现有读出电路的数据读取难度和读错概率。并且，除了同一块相变存储器芯片上BIT与BIT间的存在差异，不同相变存储器芯片间和不同批次相变存储器芯片间也存在差异，而现有读出电路由于无法减小这些差异，因而将进一步加大数据读取难度和读错概率。
[0008]因此，如何减小现有技术中相变存储器读出电路的数据读取难度和读错概率，以及如何使相变存储器具有良好的产品一致性，是亟待解决的问题。
【发明内容】
[0009]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于二极管选通的相变存储器读出电路及读出方法，用于解决现有技术中相变存储器读出电路的数据读取难度和读错概率较大，以及相变存储器的产品一致性较差的问题。
[0010]为实现上述目的及其他相关目的，本发明提供一种基于二极管选通的相变存储器读出电路，用于对需要读数据位上的相变存储单元所存储的数据进行读取，其中，所述基于二极管选通的相变存储器读出电路至少包括:
[0011]偏置电路，用于提供恒定电流，以产生偏置电压；
[0012]读电流限流电路，连接于所述偏置电路和所述需要读数据位上的相变存储单元，用于根据所述偏置电压对流过所述需要读数据位上的相变存储单元的读电流进行限流；
[0013]基准电流限流电路，连接于所述偏置电路，用于提供基准电流，并根据所述偏置电压对所述基准电流进行限流；
[0014]比较电路，连接于所述限流电路和所述基准电路，用于将所述限流后的读电流和所述限流后的基准电流进行比较，并根据比较结果读取所述需要读数据位上的相变存储单元所存储的数据。
[0015]优选地，所述偏置电路至少包括:偏置NMOS晶体管，偏置相变电阻和偏置二极管；所述偏置NMOS晶体管的漏极接入电源电压，所述偏置NMOS晶体管的衬底接地，所述偏置NMOS晶体管的栅极与其源极连接，所述偏置NMOS晶体管的源极还与所述偏置相变电阻的一端连接，所述偏置相变电阻的另一端与所述偏置二极管的正极连接，所述偏置二极管的负极接地；其中，所述偏置电压为所述偏置NMOS晶体管的源极处的电压。
[0016]优选地，所述读电流限流电路至少包括:第一限流PMOS晶体管，第一限流NMOS晶体管；所述第一限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一限流PMOS晶体管的栅极与其漏极连接，所述第一限流PMOS晶体管的漏极还与所述第一限流NMOS晶体管的漏极连接，所述第一限流NMOS晶体管的栅极接入所述偏置电压，所述第一限流NMOS晶体管的衬底接地，所述第一限流NMOS晶体管的源极与所述需要读数据位上的相变存储单元连接；其中，所述第一限流NMOS晶体管适于通过所述偏置电压限制其栅极电压，以限制流过所述第一限流NMOS晶体管的电流，从而限制所述读电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的读电流对应的读电压。
[0017]优选地，所述基准电流限流电路至少包括:N路并联连接的基准电流限流支路，其中，N为大于等于I的自然数；
[0018]每路基准电流限流支路至少包括:第二限流PMOS晶体管，第二限流NMOS晶体管，限流电阻和限流二极管；所述第二限流PMOS晶体管的源极与其衬底连接后接入电源电压，所述第二限流PMOS晶体管的栅极与其漏极连接，所述第二限流PMOS晶体管的漏极还与所述第二限流NMOS晶体管的漏极连接，所述第二限流NMOS晶体管的栅极接入所述偏置电压，所述第二限流NMOS晶体管的衬底接地，所述第二限流NMOS晶体管的源极与所述限流电阻的一端连接，所述限流电阻的另一端与所述限流二极管的正极连接，所述限流二极管的负极接地；
[0019]其中，所述基准电流为流过各路基准电流限流支路的电流之和；各路基准电流限流支路中的第二限流NMOS晶体管均适于通过所述偏置电压限制其栅极电压，以限制流过所述第二限流NMOS晶体管的电流，从而限制所述基准电流，并将其漏极处的电压输出到所述比较电路，作为与所述限流后的基准电流对应的基准电压。
[0020]优选地，各路基准电流限流支路中的限流二极管分布在所述相变存储器芯片的各个角落和中心位置。
[0021]优选地，每路基准电流限流支路中的限流电阻均为可调电阻，每路基准电流限流支路适于通过统计分布在所述限流二极管周围的多个相变存储单元中相变电阻的阻值，并根据所述限流二极管对应的多个阻值的平均值，来调整所述限流电阻的阻值。
[0022]优选地，每路基准电流限流支路中的限流电阻均为状态既定的相变电阻，每路基准电流限流支路适于根据所述相变存储器中晶态和非晶态相变电阻的参考阻值，来调整所述限流电阻的阻值。
[0023]优选地，所述比较电路至少包括:第一比较PMOS晶体管，第二比较PMOS晶体管，第一比较NMOS晶体管，第二比较NMOS晶体管和缓冲器；
[0024]所述第一比较PMOS晶体管的源极与其衬底连接后接入电源电压，所述第一比较PMOS晶体管的栅极作为所述比较电路的负输入端接入所述读电压，所述第一比较PMOS晶体管的漏极与所述缓冲器的输入端连接，所述第一比较PMOS晶体管的漏极还与所述第一比较NMOS晶体管的漏极连接，所述第二比较PMOS晶体管的源极与其衬底连接后接入电源电压，所述第二比较PMOS晶体管的栅极作为所述比较电路的正输入端接入所述基准电压，所述第二比较PMOS晶体管的漏极与所述第二比较NMOS晶体管的漏极连接，所述第一比较NMOS晶体管的栅极与所述第二比较NMOS晶体管的栅极连接，所述第二比较NMOS晶体管的栅极与其漏极连接，所述第一比较NMOS晶体管的源极与其衬底连接后接地，所述第二比较NMOS晶体管的源极与其衬底连接后接地；
[0025]其中，在接收到所述读电压和所述基准电压时，由所述第一比较PMOS晶体管的漏极将所述限流后的读电流和所述限流后的基准电流之间的比较结果输入所述缓冲器，由所述缓冲器将其自身预设的翻转电平与所述比较结果比较后输出，该输出信号为读取到的所述需要读数据位上的相变存储单元所存储的数据。
[0026]优选地，所述第二比较PMOS晶体管的尺寸为所述第一比较PMOS晶体管的尺寸的
[0027]本发明还提供一种基于二极管选通的相变存储器读出方法，其中，所述基于二极管选通的