非易失性存储器14从较低电压 模式转变为较高电压模式，这引起延时。因此，较高电压模式可被认为是较低延时模式，且 较低电压模式可被认为是较低功率模式。
[0018] 在计算系统10的操作期间，处理器12可从非易失性存储器14读取信息及/或将 信息写入到非易失性存储器14。在一些实施方案中，处理器12可能够动态地设置（例如， 修改）非易失性存储器14的一或多个存储器核心（例如，一或多个存储器阵列）的操作模 式以例如管理非易失性存储器14内的功耗。动态设置模式可从两个或两个以上操作模式 (即，准许读取及/写入数据的模式）当中改变，而不是仅仅从正常操作模式及非操作模式 (例如，待机模式）改变模式。处理器12可经编程以评估涉及非易失性存储器14的读取 及/或写入活动，且至少部分地基于所述活动来确定非易失性存储器装置14的一或多个存 储器核心的操作模式。例如，如果非易失性存储器14的存储器核心可预期相对来说不涉及 大量存储器写入操作的一系列写入操作，那么处理器12可选择将存储器核心维持在较低 延时读取/写入模式中，或如果处于较低功率读取模式，那么改变为较低延时读取/写入模 式。类似地，如果可预期相对来说确实涉及大量存储器写入操作的读取及写入操作的混合， 那么处理器12可选择将存储器核心维持在较低延时读取/写入模式中，或如果处于较低功 率读取模式，那么改变为较低延时读取/写入模式。例如，如果主要预期读取操作且偶尔发 生大量写入操作，那么处理器12可选择以较低功率读取模式而操作非易失性存储器14以 缩减功耗。当然，特定细节可随着多个实施方案相关参数（例如，单元数目、所消耗电力量、 延时量等等）而变化。然而，在特定实施方案中，以此方式，处理器12可能够至少在一定程 度上管理例如与使用非易失性存储器14相关联的电力/性能权衡。例如，处理器12可将 模式信息提供给非易失性存储器14,所述模式信息识别非易失性存储器14的操作模式，例 如，可由处理器12驱动。在至少一个实施例中，处理器12可容纳在包含耦合到非易失性存 储器14的一或多个节点的封装内。
[0019] 参考图1，非易失性存储器14可包含：包含命令解码功能性22的命令接口 20、地 址寄存器24、输入/输出寄存器26、覆盖窗口 28、存取线偏置电路（例如，字线偏置电路 30)，及存储器核心32。命令接口 20经由例如命令解码功能性22而可操作以从处理器12 接收命令，解码命令，且执行用以实施命令的动作。命令接口 20及其命令解码功能性22可 实施于硬件、软件、固件或其组合中（除了软件本身以外）。地址寄存器24可操作以存储从 处理器12接收的地址以供在读取及/写入操作（在本文中被统称为"信息传送操作"）期 间使用。输入/输出寄存器26可存储例如待写入的信息，及/或在信息传送操作期间已从 存储器核心32读取的信息。
[0020] 覆盖窗口 28可包括覆盖存储器核心32的子区域的存储器空间（例如，其可被映 射到存储器地址空间中），且可允许在未必直接将装置命令或状态序列写入到存储器的情 况下键入所述装置命令或状态序列。命令接口 20可包含例如可准许例如启用覆盖窗口 28 的模式寄存器。处理器12可将信息写入到命令接口 20的模式寄存器中的一或多者，且可 启用覆盖窗口 28。在已启用覆盖窗口 28之后，覆盖窗口 28可被存取如同例如存储器核心 32的另一区段。如图1所展示，覆盖窗口 28可耦合到地址寄存器24以接收地址信息，及/ 或耦合到输入/输出寄存器26以接收已识别地址处的存储状态信息。
[0021] 存储器核心32可包含可经由存取线而操作地存取的多个存储器单元，存取线在 一些实施方案中通常还可被称作字线。通常，存储器核心32内的存储器单元可被物理地布 置成分别对应于字线及/或数据线（其在一些实施方案中通常还可被称作位线）的行及/ 或列，但是所主张标的物并不限于此类物理布置。即，其它物理布置是可能的，且包含在所 主张标的物的范围内。
[0022] 存储器核心32的存储器单元可被编程为能够表示例如状态信息的一或多个位的 两个或两个以上数据状态中的一者。在一些实施方案中，非易失性存储器14可允许在信息 传送操作期间存取存储器核心32的单一存储器核心。在其它实施方案中，非易失性存储器 14可准许在信息传送操作期间存取多个存储器核心，例如，通常耦合到存储器核心32的单 一字线的存储器核心。在其它实施方案中，非易失性存储器14可准许在信息传送操作期间 存取耦合到字线的大部分或全部存储器单元。应了解，所主张标的物并不受到其中可在存 储器核心中存取存储器单元的特定方式限制。
[0023] 除了存储器单元、存取（例如，字）线及/或数据（例如，位）线以外，存储器核 心32还可包含：地址解码逻辑34、字线选择电路36、位线选择电路38、模拟程序电路40、程 序验证感测放大器42,及/或读取感测放大器44,但是这仅仅是非限制性实施例的一个实 例。地址解码逻辑34可解码从地址寄存器24接收的地址信息以识别可经受信息传送操作 的特定存储器单元。地址解码逻辑34可将这个信息提供给字线选择电路36及/或位线选 择电路38,其分别可操作用于以电子形式选择适当字线及/或位线，以提供对存储器单元 的存取。模拟程序电路40、程序验证感测放大器42及/或读取感测放大器44可包括读取 及写入电路，其在一些实施方案中可操作用于在写入操作期间将信息传送到经寻址存储器 单元中及/或在读取操作期间从经寻址存储器单元检索信息。更具体地说，在实例实施方 案中，模拟程序电路40可在写入操作期间将信息写入到经寻址存储器单元，程序验证感测 放大器42可在写入操作期间验证写入到经寻址存储器单元的信息，及/或读取感测放大器 44可操作用于在例如读取操作期间感测存储在经寻址存储器单元中的信息。
[0024] 在各个实施例中，不同类型的非易失性存储器技术可用于存储器核心32。例如，例 如相变存储器、NOR闪速存储器、NAND闪速存储器、电阻式存储器、自旋转矩存储器及/或其 组合的技术可用于根据所主张标的物的各个实施例中。在至少一个实施方案中，相变存储 器（PCM)技术可用于存储器核心32。在相变存储器中，可用来将信息写入到存储器单元的 电压高于可用来从存储器单元读取信息的电压。例如，与读取操作相比较，写入操作可涉及 相变材料的状态改变（例如，从结晶状态改变为非晶状态等等）。读取操作可以低于用于写 入操作的电压电平的电压电平执行于这些存储器装置中；然而，如果例如在字线上存在较 高电压电平，那么泄漏电流可存在于相变存储器装置内。如果是，那么泄漏电流可造成增加 功耗且因此通常是不良的。
[0025] 在例如读取操作期间的一个可能泄漏机制中，泄漏电流可从字线选择电路例如通 过取消选定字线、通过关联于与取消选定字线交叉的取消选定位线的位线选择电路（例 如，通过如可用于PCM存储器中的双极结型晶体管（BJT)选择器装置的反向偏置基极-射 极结）、通过与取消选定位线及选定字线相关联的其它位线选择电路（例如，通过BJT选择 器装置的射极-基极结）及通过选定字线而流到与选定字线相关联的字线选择电路。可与 取消选定字线及取消选定位线相关联的存储器核心中的多个存储器单元可存在类似泄漏 路径，从而潜在地引起泄漏电流及不良功耗。通过例如在PCM存储器中的读取操作期间在 取消选定字线上使用较低电压，可缩减泄漏电流，因此潜在地缩减功耗而不会使性能显著 地降级。
[0026] 字线偏置电路30可包含操作用于针对非易失性存储器14的各种操作模式设置 (包含但不限于例如维持或改变）与存储器核心32的取消选定字线相关联的偏置电平（例 如，电流或电压电平）的电路。如先前所描述，在一些实施方案中，非易失性存储器14可 以较低延时读取/写入模式或较低功率读取模式而操作。还可支持其它额外或替代操作模 式。在一种可能方法中，字线偏置电路30可响应于例如从例如处理器12的存储器存取装 置接收的模式信息而设置偏置电平。在未接收此类信息的情况下，非易失性存储器14可以 默认操作模式而操作。例如，在至少一个实施例中，非易失性存储器14可默认地以较低延 时读取/写入操作模式而操作。非易失性存储器14可响应于例如从例如处理器12接收的 模式信息（例如，适当模式指示）而改变为例如较低功率读取操作