感测放大器局部反馈以控制位线电压的制作方法
【专利说明】感测放大器局部反馈以控制位线电压
[0001]优先权要求
[0002]本申请要求于2013年5月21日提交的题为“VERTICAL CROSS POINT RERAM SALOCAL FEEDBACK TO CONTROL BIT LINE VOLTAGE”的美国临时申请第61/825，878号的优先权，其全部内容通过引用并入本文中。
【背景技术】
[0003]半导体存储器广泛地用于各种电子设备例如移动计算设备、移动电话、固态驱动器、数字摄影装置、个人数字助理、医疗电子器械、服务器以及非移动计算设备。半导体存储器可以包括非易失性存储器或易失性存储器。非易失性存储器设备使得甚至在非易失性存储器设备未连接至电源(例如，电池)时都能够存储或保留信息。非易失性存储器的示例包括闪速存储器(例如，NAND型闪速存储器和N0R型闪速存储器)、电可擦除可编程只读存储器(EEPR0M)、铁电存储器(例如，FeRAM)、磁阻式存储器(例如，MRAM)以及相变存储器(例如，PRAM)。近年来，非易失性存储器设备已经规模化以降低每位的成本。然而，随着工艺几何尺寸缩小，呈现出许多设计和工艺挑战。这些挑战包括:存储器单元ι-ν特性的可变性增大，存储器单元感测电流减小以及位线建立时间增大。
【附图说明】
[0004]图1A图不了存储器系统和主机的一种实施方式。
[0005]图1B图示了存储磁心控制电路的一种实施方式。
[0006]图1C图示了存储磁心的一种实施方式。
[0007]图1D图示了存储器盘位的一种实施方式。
[0008]图1E图示了存储器块的一种实施方式。
[0009]图1F图示了存储器盘位的另一实施方式。
[0010]图2A图示了与图1F的存储器盘位对应的示意图的一种实施方式。
[0011]图2B图示了与以下存储器盘位布置对应的示意图的一种实施方式，在该存储器盘位布置中，存储器块之间共享字线与位线并且行解码器和列解码器两者分离。
[0012]图3A图示了单片式三维存储器阵列的一部分的一种实施方式。
[0013]图3B图示了存储器单元的子集以及三维存储器阵列的一种实施方式的布线层。
[0014]图3C至图3D图示了交叉点存储器阵列的各种实施方式。
[0015]图4A图示了单片式三维存储器阵列的一部分的一种实施方式。
[0016]图4B图示了包括非易失性存储器材料的竖直条的单片式三维存储器阵列的一部分的一种实施方式。
[0017]图5A图示了 ReRAM存储器单元和浮栅晶体管的IV特性的一种实施方式。
[0018]图5B图示了包括为源极跟随器配置的第一晶体管以及提供闭环反馈以调节位线电压的放大器的位线预充电电路的一种实施方式。
[0019]图5C图示了包括为源极跟随器配置的第一晶体管以及提供闭环反馈以调节位线电压的包括第二晶体管的放大器的位线预充电电路的另一实施方式。
[0020]图f5D图示了读/写电路以及存储器阵列的一部分的一种实施方式。
[0021]图5E图示了包括位线预充电电路的读/写电路的一种实施方式。
[0022]图5F图示了用于生成由一个或更多个位线预充电电路使用以将一个或更多个位线预充电至读取电压的源极电压的源极电压生成器的一种实施方式。
[0023]图6A是描述了用于感测存储器单元的处理的一种实施方式的流程图。
[0024]图6B是描述了用于在存储器操作期间对位线预充电的处理的一种实施方式的流程图。
[0025]图6C是描述了用于在存储器操作期间感测存储器单元的处理的替选实施方式的流程图。
【具体实施方式】
[0026]描述了用于使用闭环反馈对位线预充电的技术。在一种实施方式中，感测放大器可以包括用于在对连接至位线的存储器单元进行感测之前将该位线设置到读取电压的位线预充电电路。位线预充电电路可以包括具有第一栅极和第一源极节点的第一晶体管(例如，为源极跟随器配置)，其中，第一源极节点(例如，经由位线解码器)电耦接至该位线。通过施加从第一源极节点至第一栅极的局部反馈，可以减小位线建立时间(即，将位线充电至特定电压范围内或者将位线充电至达到特定电压的时间)并且可以减小施加至位线的位线电压的变化。在一些情况下，可以基于从第一位线吸取的第一电流来确定或设置施加至第一栅极的第一电压。从而，施加至第一栅极的第一电压可以取决于连接至位线的选中的存储器单元的状态或传导率(例如，选中的存储器单元处于弱传导还是处于强传导)而随时间变化。此外，因为多个感测放大器可以耦接至多个位线以同时感测具有变化的IV特性的多个存储器单元，所以每个感测放大器中的局部反馈可以使得能够独立于所述多个存储器单元的变化的IV特性而将所述多个位线中的每一个偏置到读取电压。
[0027]在一些实施方式中，为了减小每个感测放大器实现闭环调节的区域开销，可以使用公共源极放大器(例如，为公共源极配置的NM0S装置)来实现局部反馈。此外，为了减小由于PVT(工艺、电压及温度)变化导致的位线电压变化，可以使用对施加至一个或更多个伪存储器单元的集合的位线电压进行调节的复制电路，来生成施加至公共源极放大器的源极节点的源极电压。在一些情况下，位线预充电电路可以用于在感测操作、读取操作、或者编程验证操作期间在存储器单元电流(例如，与弱关(OFF)存储器单元或强开(0N)存储器单元相关联的电流)范围内将位线充电(或调节)至特定电压(或者在特定电压范围内)。
[0028]使用源极跟随器配置来对位线预充电的一个问题是:作为结果得到的位线电压可能基于由连接至位线的选中的存储器单元吸取的电流而变化。在一个示例中，如果选中的存储器单元包括0N存储器单元(或强传导存储器单元)，则作为结果得到的位线电压可能是950mV ;然而，如果选中的存储器单元包括OFF存储器单元(或者被置于非传导状态的存储器单元)，则作为结果得到的位线电压可能为1.0V。位线电压的这种变化会导致感测裕量减小。此外，尤其在位线电压接近目标位线电压(例如，在目标位线电压的100mV内)时，使用源极跟随器的位线建立时间可能较慢，这是因为栅极过载电压随位线被充电而降低。从而，使用局部反馈来控制每个选中的位线的位线电压的一个益处是:可以减小位线电压随存储器单元IV特性和PVT的变化。
[0029]在一些实施方式中，存储器阵列可以包括交叉点存储器阵列。交叉点存储器阵列可以指双端存储器单元布置在沿第一方向布置的第一组控制线(例如，字线)与沿垂直于第一方向的第二方向布置的第二组控制线(例如，位线)的相交处的存储器阵列。双端存储器单元可以包括电阻变换材料，例如相变材料、铁电材料或者金属氧化物(例如，氧化镍或氧化铪)。在一些情况下，交叉点存储器阵列中的每个存储器单元可以与导引元件或隔离元件例如二极管串联布置，以减小漏电流。在存储器单元不包括隔离元件的交叉点存储器阵列中，尤其因为漏电流会随偏压和温度剧烈变化，所以控制漏电流并使其最小会是重要的问题。
[0030]在一种实施方式中，非易失性存储系统可以包括一个或更多个二维阵列的非易失性存储器单元。二维存储器阵列中的存储器单元可以形成单层存储器单元并且可以经由X方向和Y方向的控制线(例如，字线和位线)被选中。在另一实施方式中，非易失性存储系统可以包括一个或更多个单片式三维存储器阵列，其中两层或更多层存储器单元可以形成在单个衬底之上而没有任何介于中间的衬底。在一些情况下，三维存储器阵列可以包括位于衬底之上并且与衬底正交的一个或更多个竖直的存储器单元的列。在一个示例中，非易失性存储系统可以包括具有竖直位线或者具有被布置成与半导体衬底正交的位线的存储器阵列。衬底可以包括硅衬底。存储器阵列可以包括可重写非易失性存储器单元，其中，每个存储器单元包括可逆电阻变换元件，而没有与可逆电阻变换元件串联的隔离元件(例如，没有与可逆电阻变换元件串联的二极管)。
[0031]在一些实施方式中，非易失性存储系统可以包括被单片式地形成为存储器单元的阵列的一个或更多个物理级的非易失性存储器，所述存储器单元具有布置在硅衬底之上的有源区。非易失性存储系统还可以包括与存储器单元的操作相关联的电路(例如，解码器、状态机、页面寄存器、或者用于控制存储器单元的读取或编程的控制电路)。与存储器单元的操作相关联的电路可以位于衬底之上或者位于衬底内。
[0032]在一些实施方式中，非易失性存储系统可以包括单片式三维存储器阵列。单片式三维存储器阵列可以包括一级或更多级存储器单元。一级或更多级存储器单元的第一级中的每个存储器单元可以包括位于衬底之上(例如，位于单晶衬底或晶体硅衬底之上)的有源区。在一个示例中，有源区可以包括半导体结(例如，P-N结)。有源区可以包括晶体管的源极区或漏极区的一部分。在另一示例中，有源区可以包括晶体管的沟道区。
[0033]图1A图示了存储器系统101和主机106的一种实施方式。存储器系统101可以包括与主机(例如，移动计算设备)接口的非易失性存储系统。在一些情况下，存储器系统101可以嵌入在主机106内。在其他情况下，存储器系统101可以包括存储器卡。如所图示的那样，存储器系统101包括存储器芯片控制器105和存储器芯片102。尽管图示了单个存储器芯片，然而存储器系统101可以包括多于一个存储器芯片(例如，四个或八个存储器芯片)。存储器芯片控制器105可以从主机106接收数据和命令并且向主机106提供存储器芯片数据。存储器芯片控制器105可以包括一个或更多个状态机、页面寄存器、SRAM、以及用于控制存储器芯片102的操作的控制电路。一个或更多个状态机、页面寄存器、SRAM、以及用于控制存储器芯片102的操作的控制电路可以被称为管理或控制电路。管理或控制电路可以有利于一个或更多个存储器阵列操作，包括形成操作、擦除操作、编程操作或读取操作。
[0034]在一些实施方式中，用于有利于一个或更多个存储器阵列操作的管理或控制电路(或管理或控制电路的一部分)可以集成在存储器芯片102中。存储器芯片控制器105和存储器芯片102可以布置在单个集成电路上。在另外的实施方式中，存储器芯片控制器105和存储器芯片102可以布置在不同的集成电路上。在一些情况下，存储器芯片控制器105和存储器芯片102可以集成在系统板、逻辑板或PCB上。
[0035]存储器芯片102包括存储磁心控制电路104和存储磁心103。存储磁心控制电路104可以包括用于以下动作的逻辑:控制存储磁心103内的存储器块(或阵列)的选择、控制用于将特定存储器阵列偏置到读取或写入状态的电压参考的生成、或者生成行地址和列地址。存储磁心103可以包括一个或更多个二维存储器单元阵列或者一个或更多个三维存储器单元阵列。在一种实施方式中，存储磁心控制电路104和存储磁心103被布置在单个集成电路上。在另外的实施方式中，存储磁心控制电路104(或者存储磁心控制电路的一部分)以及存储磁心103可以布置在不同的集成电路上。
[0036]参照图1A，可以在主机106向存储器芯片控制器105发送指示主机106要从存储器系统101读取数据或者要向存储器系统101写入数据的指令时启动存储器操作。在写入(或编程)操作的情况下，主机106将向存储器