芯片控制器105发送写入命令和要写入的数据二者。要写入的数据可以由存储器芯片控制器105缓冲并且可以对应于要写入的数据而生成纠错码(ECC)数据。ECC数据可以写入存储磁心103或者存储在存储器芯片控制器105内的非易失性存储器中，ECC数据使得能够检测到和/或校正在传送或存储期间发生的数据错误。在一种实施方式中，通过存储器芯片控制器105内的电路来生成ECC数据并且对数据错误进行校正。
[0037]如图1A中所图示的那样，可以由存储器芯片控制器105来控制存储器芯片102的操作。在一个示例中，在向存储器芯片102发出写入操作之前，存储器芯片控制器105可以检查状态寄存器以确保存储器芯片102能够接受要写入的数据。在另一示例中，在向存储器芯片102发出读取操作之前，存储器芯片控制器105可以预读取与要读取的数据相关联的开销信息。开销信息可以包括与要读取的数据相关联的ECC数据或者指向存储器芯片102内的在其中读取请求的数据的新的存储器位置的重定向指针。当由存储器芯片控制器105启动读取或写入操作时，存储磁心控制电路104可以生成用于存储磁心103内的字线和位线的适当偏压，并且还生成适当存储器块地址、行地址以及列地址。
[0038]在一些实施方式中，一个或更多个管理或控制电路可以用于控制存储器阵列的操作。一个或更多个管理或控制电路可以向存储器阵列提供控制信号以对存储器阵列进行读取操作和/或写入操作。在一个示例中，一个或更多个管理或控制电路可以包括控制电路、状态机、解码器、感测放大器、读/写电路以及/或者控制器中任意之一或其组合。一个或更多个管理电路可以进行或有利于一个或更多个存储器阵列操作，包括擦除操作、编程操作或者读取操作。在一个示例中，一个或更多个管理电路可以包括片上存储器控制器，用于确定行地址和列地址、字线地址和位线地址、存储器阵列使能信号以及数据锁存信号。
[0039]图1B图示了存储磁心控制电路104的一种实施方式。如所图示的那样，存储磁心控制电路104包括地址解码器170、用于选中的控制线172的电压生成器以及用于未选中的控制线174的电压生成器。控制线可以包括字线、位线或者字线与位线的组合。选中的控制线可以包括选中的字线或选中的位线，其用于使存储器单元置于选中状态。未选中的控制线可以包括未选中的字线或未选中的位线，其用于使存储器单元置于未选中状态。用于选中的控制线172的电压生成器(或电压调节器)可以包括用于生成选中的控制线电压的一个或更多个电压生成器。用于未选中的控制线174的电压生成器可以包括用于生成未选中的控制线电压的一个或更多个电压生成器。地址解码器170可以生成存储器块地址以及针对特定存储器块的行地址和列地址。
[0040]图1C至图1F图示了包括具有多个存储器盘位(bay)的存储磁心的存储磁心组织的一种实施方式，其中每个存储器盘位具有多个存储器块。尽管公开了存储器盘位包括存储器块并且存储器块包括一组存储器单元的存储磁心组织，但是本文中描述的技术也可以使用其他组织或分组。
[0041]图1C图示了图1A中的存储磁心103的一种实施方式。如所图示的那样，存储磁心103包括存储器盘位330以及存储器盘位331。在一些实施方式中，每个存储磁心的存储器盘位的数量可以针对不同实现方式而不同。例如，存储磁心可以包括仅单个存储器盘位或多个存储器盘位(例如，16个存储器盘位)。
[0042]图1D图示了图1C中的存储器盘位330的一种实施方式。如所图示的那样，存储器盘位330包括存储器块310至存储器块312以及读/写电路306。在一些实施方式中，每个存储器盘位的存储器块的数量可以针对不同实现方式而不同。例如，存储器盘位可以包括一个或更多个存储器块(例如，每个存储器盘位32个存储器块)。读/写电路306包括用于对存储器块310至存储器块312中的存储器单元进行读取和写入的电路。如所图示的那样，读/写电路306可以在存储器盘位内的多个存储器块之间共享。这使得能够减小芯片面积，这是因为可以使用单组读/写电路306来支持多个存储器块。然而，在一些实施方式中，在特定时刻可以仅单个存储器块电耦接至读/写电路306以避免信号冲突。
[0043]在一些实施方式中，可以使用读/写电路306来将一页或更多页数据写入存储器块310至存储器块312 (或者写入存储器块的子集)。存储器块310至存储器块312中的存储器单元可以允许页面的直接覆盖(即，可以将表示页面或页面的一部分的数据写入存储器块310至存储器块312，而无需在写入数据之前对存储器单元进行擦除或复位操作)。在一个示例中，图1A中的存储器系统101可以接收包括目标地址以及要写至目标地址的数据的集合的写入命令。存储器系统101可以在进行将数据的集合写至目标地址的写入操作之前，进行写入前读取(RBW)操作来读取当前存储在目标地址处的数据以及/或者来获取开销信息(例如，ECC信息)。
[0044]在一些情况下，可以使用读/写电路306来将特定存储器单元编程至处于三种或更多种数据/电阻状态中之一(即，特定存储器单元可以包括多级存储器单元)。在一个示例中，读/写电路306可以在特定存储器单元上施加第一电压差(例如，2V)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第一状态，或者在特定存储器单元上施加小于第一电压差的第二电压差(例如，IV)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第二状态。与施加较大电压差时相比，在特定存储器单元上施加较小的电压差会使特定存储器单元被以较低速率来编程或部分编程。在另一示例中，读/写电路306可以在特定存储器单元上施加第一电压差持续第一时间段(例如，150ns)或者在特定存储器单元上施加第一电压差持续比第一时间段小的第二时间段(例如，50ns)来将特定存储器单元编程为三种或更多种数据/电阻状态中的第一状态。可以使用一个或更多个编程脉冲之后是存储器单元验证阶段来将特定存储器单元编程为处于正确状态。
[0045]图1E图示了图1D中的存储器块310的一种实施方式。如所图示的那样，存储器块310包括存储器阵列301、行解码器304以及列解码器302。存储器阵列301可以包括具有连续的字线和位线的连续的存储器单元组。存储器阵列301可以包括一层或更多层存储器单元。存储器阵列310可以包括二维存储器阵列或三维存储器阵列。行解码器304在适当时(例如，当对存储器阵列301中的存储器单元进行读取或写入时)对行地址进行解码并且选择存储器阵列301中的特定字线。列解码器302对列地址进行解码并且选择存储器阵列301中的特定组位线来电耦接至读/写电路，例如图1D中的读/写电路306。在一种实施方式中，在存储器阵列301包含16M存储器单元的情况下，字线的数量为每个存储器层4K，位线的数量为每个存储器层1K，以及存储器层的数量为4。
[0046]图1F图示了存储器盘位332的一种实施方式。存储器盘位332是针对图1D中的存储器盘位330的替选实施方式的一个示例。在一些实施方式中，行解码器、列解码器以及读/写电路可以分离或者可以在存储器阵列之间被共享。如所图示的那样，因为行解码器349控制存储器阵列352和存储器阵列354 二者中的字线(即，行解码器349驱动的字线被共享)，所以行解码器349在存储器阵列352与存储器阵列354之间被共享。行解码器348和行解码器349可以分离以使得存储器阵列352中的偶数字线由行解码器348驱动，以及存储器阵列352中的奇数字线由行解码器349来驱动。列解码器344和列解码器346可以分离以使得存储器阵列352中的偶数位线由列解码器346来控制，以及存储器阵列352中的奇数位线由列解码器344来驱动。由列解码器344控制的选中的位线可以电耦接至读/写电路340。由列解码器346控制的选中的位线可以电耦接至读/写电路342。当列解码器被分离时将读/写电路分离成读/写电路340和读/写电路342可以允许存储器盘位的更高效布局。
[0047]图2A图示了与图1F中的存储器盘位332对应的示意图(包括字线和位线)的一种实施方式。如所图示的那样，字线WL1、WL3和WL5在存储器阵列352与存储器阵列354之间被共享并且由图1F的行解码器349控制。字线WLO、WL2、WL4和WL6被从存储器阵列352的左侧驱动并且由图1F的行解码器348控制。字线WL14、WL16、WL18和WL20被从存储器阵列354的右侧驱动并且由图1F的行解码器350控制。位线BLO、BL2、BL4和BL6被从存储器阵列352的底部驱动并且由图1F的列解码器346控制。位线BL1、BL3和BL5被从存储器阵列352的顶部驱动并且由图1F的列解码器344控制。
[0048]在一种实施方式中，存储器阵列352和存储器阵列354可以包括在与支撑衬底水平的水平平面中定向的存储器层。在另一实施方式中，存储器阵列352和存储器阵列354可以包括在相对于支撑衬底竖直的竖直平面定向的存储器层(即，竖直平面垂直于支撑衬底)。
[0049]图2B图示了与以下存储器盘位布置对应的示意图(包括字线和位线)的一种实施方式，在该存储器盘位布置中，存储器块之间共享字线与位线并且行解码器和列解码器两者分离。共享字线和/或位线有助于减小布局区域，这是因为可以使用单个行解码器和/或列解码器来支持两个存储器阵列。如所图示的那样，字线WL1、WL3和WL5在存储器阵列406与存储器阵列408之间共享。位线BL1、BL3和BL5在存储器阵列406与存储器阵列402之间共享。行解码器被分离以使得字线WL0、WL2、WL4和WL6被从存储器阵列406的左侧驱动，以及字线WL1、WL3和WL5被从存储器阵列406的右侧驱动。列解码器被分离以使得位线BLO、BL2、BL4和BL6被从存储器阵列406的底部驱动，以及位线BL1、BL3和BL5被从存储器阵列406的顶部驱动。分离行解码器和/或列解码器还有助于减轻布局约束(例如，因为分离的列解码器仅需要驱动每隔一条位线而非驱动每条位线，所以可以将列解码器间距宽松到2倍)。
[0050]图3A描述了包括位于第一存储器级218之上的第二存储器级220的单片式三维存储器阵列201的一部分的一种实施方式。存储器阵列201是图1E中的存储器阵列301的实现方式的一个不例。位线206和位线210沿第一方向布置，字线208沿垂直于第一方向的第二方向布置。如所图示的那样，第一存储器级218的上部导体可以用作位于第一存储器级之上的第二存储器级220的下部导体。在具有附加层的存储器单元的存储器阵列中，会存在对应的附加层的位线和字线。
[0051]如图3A中所图示的那样，存储器阵列201包括多个存储器单元200。存储器单元200可以包括可重写存储器单元。存储器单元200可以包括非易失性存储器单元或易失性存储器单元。相对于第一存储器级218，存储器单元200的第一部分位于位线206与字线208之间并且连接至位线206与字线208。相对于第二存储器级220，存储器单元200的第二部分位于位线210与字线208之间并且连接至位线210与字线208。在一种实施方式中，每个存储器单元包括导引元件(例如，二极管)和存储器元件(例如，状态改变元件)。在一个示例中，第一存储器级218的二极管可以为如箭头仏所指示的向上指向二极管(例如，在二极管底部具有P区)，而第二存储器级220的二极管可以为如箭头^所指示的向下指向二极管(例如