0的存储器单元可以包括不具有隔离二极管的电阻式存储器元件。在一种实施方式中，在包括梳齿状字线的三维存储器阵列中，位线372和位线373可以包括竖直位线。在美国临时申请61/526，764 “Optimized Architecture for ThreeDimens1nal Non-Volatile Storage Device with Vertical Bit Lines” 以及美国专利申请 13/323，573 “Three Dimens1nal Non-Volatile Storage with Multi Block RowSelect1n”中可以找到有关竖直位线三维存储器阵列的更多信息。
[0068]图4A图示了包括位于第二存储器级410之下的第一存储器级412的单片式三维存储器阵列416的一部分的一种实施方式。存储器阵列416是图1E中的存储器阵列301的实现方式的一个示例。局部位线1^1^至1^1^3沿第一方向(即，竖直方向)布置，字线
。至孔23沿垂直于第一方向的第二方向布置。单片式三维存储器阵列中的竖直位线的这种布置是竖直位线存储器阵列的一种实施方式。如所图示的那样，在每个局部位线与每个字线的交叉之间布置着特定存储器单元(例如，存储器单元MmW置在局部位线LBLn与字线WL1(]之间)。特定存储器单元可以包括浮栅装置或电荷俘获装置(例如，使用氮化硅材料)。全局位线沿与第一方向和第二方向二者都垂直的第三方向布置。可以使用位线选择装置(例如，至Q31)的集合来选择局部位线的集合(例如，1^1^至1^1^31)。如所图示的那样，位线选择装置至Q31用于选择局部位线LBL 11至LBL31W及用于使用行选择线SA将局部位线LBL 11至LBL 31连接至全局位线GBL 1至GBL 3。类似地，位线选择装置Q12至Q 32用于使用行选择线SG 2将局部位线LBL 12至LBL 32选择性地连接至全局位线GBL 1至GBL3，以及位线选择装置Q13至Q 33用于使用行选择线SG 3将局部位线LBL 13至LBL 33选择性地连接至全局位线681^至GBL 3o
[0069]参照图4A，因为每个局部位线使用仅单个位线选择装置，所以可以向对应的局部位线施加仅特定全局位线的电压。因此，当将第一集合的局部位线(例如，1^1^至1^1^31)偏置成全局位线681^至GBL 3时，还必须将其他局部位线(例如，LBL 12至LBL 32及LBL 13至LBL33)驱动至同一全局位线者将其浮置。在一种实施方式中，在存储器操作期间，首先通过将每个全局位线连接至一个或更多个局部位线来将存储器阵列内的所有局部位线偏置成未选中的位线电压。在将局部位线偏置成未选中的位线电压之后，然后经由全局位线681^至GBL 3将仅第一组局部位线LBL 11至LBL 31偏置成一个或更多个选中的位线电压，而将其他局部位线(例如，1^1^2至LBL 32及LBL 13至LBL 33)浮置。一个或更多个选中的位线电压例如可以对应于读取操作期间的一个或更多个读取电压或者对应于编程操作期间的一个或更多个编程电压。
[0070]在一种实施方式中，与沿竖直位线的存储器单元的数量相比，竖直位线存储器阵列例如存储器阵列416包括更大量的沿字线的存储器单元(例如，沿字线的存储器单元的数量可以是沿位线的存储器单元的数量的十倍以上)。在一个示例中，沿每个位线的存储器单元的数量可以为16或32，而沿每个字线的存储器单元的数量可以为2048或多于4096。
[0071]图4B图示了包括非易失性存储器材料的竖直条的单片式三维存储器阵列的一部分的一种实施方式。图4B中图示的物理结构可以包括针对图4A中图示的单片式三维存储器阵列的一部分的一种实现方式。非易失性存储器材料的竖直条可以形成在与衬底垂直的方向(例如，在Z方向)上。非易失性存储器材料的竖直条414例如可以包括竖直氧化物层、竖直金属氧化物层(例如，氧化镍或氧化铪)、相变材料的竖直层或者竖直电荷俘获层(例如，氮化硅层)。材料的竖直条可以包括可以由多个存储器单元或装置使用的材料的单个连续层。在一个示例中，非易失性存储器材料的竖直条414的部分可以包括第一存储器单元的与11^12与LBL13之间的横截面相关联的部分以及第二存储器单元的与胃1^22与LBL 13之间的横截面相关联的部分。在一些情况下，竖直位线比如LBL13可以包括竖直结构(例如，直角棱镜、圆筒或柱)，以及非易失性材料可以完全地或部分地围绕竖直结构(例如，相变材料的共形层围绕竖直结构的各侧)。如所图示的那样，竖直位线中的每个位线可以经由选择晶体管连接至全局位线的集合中之一。选择晶体管可以包括M0S装置(例如，NM0S装置)或竖直TFT。
[0072]在题为“Non-VolatileMemory Having 3D Array of Read/Write Elements withVertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof”的美国临时申请 61/423，007 以及题为“Three Dimens1nal Non-Volatile Storage withThree Device Driver for Row Select”的美国专利申请13/323，703中可以找到有关竖直位线存储器阵列的结构和操作的更多信息。
[0073]图5A图示了 ReRAM存储器单元592和浮栅晶体管594的IV特性的一种实施方式。如所图示的那样，(例如，由于位线上增大100mV导致的)施加在ReRAM存储器单元592上的电压的较小增大与经过存储器单元的电流的指数增大(例如，增大25nA)对应。从而，在给定所施加的位线电压改变较小的情况下，ReRAM存储器单元的非线性IV特性会导致存储器单元电流的较大变化。这与给定位线电压改变的情况下针对浮栅晶体管比如浮栅晶体管594的存储器单元电流的较不灵敏的改变相反。
[0074]图5B图示了包括为源极跟随器配置的第一晶体管596以及提供闭环反馈以调节位线电压的放大器598的位线预充电电路的一种实施方式。如所图示的那样，放大器598结合第一晶体管596可以将位线电压调节为读取电压(Vrd)。
[0075]图5C图示了包括为源极跟随器配置的第一晶体管595以及提供闭环反馈以调节位线电压的包括第二晶体管M2的放大器599的位线预充电电路的另一实施方式。如所图示的那样，第二晶体管M2结合第一晶体管595可以将位线电压调节为读取电压，该读取电压等于(或大致接近)第二晶体管M2的源极电压(VS)加上栅极至源极电压(取决于装置尺寸，该栅极至源极电压粗略为第二晶体管M2的阈值电压或VthM2)。在一个示例中，如果位线电压高于读取电压，则经过第二晶体管M2的电流会增大，由此减小施加至第一晶体管595的栅极的电压，由此降低经过第一晶体管595的电流，由此减小位线电压。如果位线电压小于读取电压，则经过第二晶体管M2的电流将降低，由此增大施加至第一晶体管595的栅极的电压，由此增大经过第一晶体管595的电流，由此增大位线电压。从而，局部反馈动态地控制施加至第一晶体管595的栅极电压，以使得第一晶体管595的源极节点被调节为读取电压。
[0076]图f5D图示了读/写电路502以及存储器阵列501的一部分的一种实施方式。读/写电路502是图1D中的读/写电路306的实现方式的一个示例。存储器阵列501的部分包括多个位线中的两个位线(标记为“选中的BL”的一个选中的位线以及标记为“未选中的BL”的一个未选中的位线)以及多个字线中的两个字线(标记为“选中的WL”的一个选中的字线以及标记为“未选中的WL”的一个未选中的字线)。存储器阵列的部分还包括选中的存储器单元550以及未选中的存储器单元552至556。在一种实施方式中，存储器阵列501的部分可以包括位线布置在与衬底水平的方向上的存储器阵列，例如图3A中的存储器阵列201。在另一实施方式中，存储器阵列501的部分可以包括位线布置在与衬底垂直的竖直方向上的存储器阵列，例如图4A中的存储器阵列416。
[0077]如所图示的那样，在存储器阵列操作(例如，读取操作)期间，可以将选中的位线偏置成IV，可以将未选中的字线偏置成0.6V，可以将选中的字线偏置成0V，以及可以将未选中的位线偏置成0.5V。在一些实施方式中，在第二存储器阵列操作期间，可以将选中的位线偏置成选中的位线电压(例如，2.0V)，可以将未选中的字线偏置成未选中的字线电压(例如，1.0V)，可以将选中的字线偏置成选中的字线电压(例如，0V)，以及可以将未选中的位线偏置成未选中的位线电压(例如，IV)。在这种情况下，共享选中的字线的未选中的存储器单元将被偏置成选中的字线电压与未选中的位线电压之间的电压差。在其他实施方式中，图5A中图示的存储器阵列偏置方案可以反转，以使得选中的位线被偏置成0V，未选中的字线被偏置成0.4V，选中的字线被偏置成IV，以及未选中的位线被偏置成0.5V。
[0078]如所图示的那样，读/写电路502的SELB节点可以经由列解码器504电耦接至选中的位线。在一种实施方式中，列解码器504可以对应于图1E中图示的列解码器302。晶体管562将节点SELB耦接(或电连接)至V感.(Vsense)节点。晶体管562可以包括低VT nMOS装置。箝位控制电路564控制晶体管562的栅极。Vsense节点连接至参考电流I参考(Iref)以及感测放大器566的一个输入端。感测放大器566的另一输入端接收V参考读取(Vref-read)，Vref_read是用于比较读取模式下的Vsense节点电压的电压电平。感测放大器566的输出端连接至数据输出端子并且连接至数据锁存器568。写入电路560连接至节点SELB、数据输入端子以及数据锁存器568。
[0079]在一种实施方式中，在读取操作期间，读/写电路502将选中的位线偏置成读取模式下的选中的位线电压。在感测数据之前，读/写电路502将Vsense节点预充电至2V(或者大于选中的位线电压的某一电压)。在感测数据时，读/写电路502试图经由箝位控制电路564以及为源极跟随器配置的晶体管562来将SELB节点调节为选中的位线电压(例如，IV)。如果经过选中的存储器单元550的电流大于读取电流限制Iref，则Vsense节点会随着时间降落在Vref-read以下(例如，被设定为1.5V)，从而感测放大器566会读取出数据“0”。在一些情况下，可以在感测操作的预充电阶段期间将Vsense节点预充电为2V(或大于施加至选中的位线的位线电压的另一电压)，然后在感测操作的感测阶段期间，可以将读取电流限制或参考电流Iref设置为零以使得仅来自Vsense节点的电流路径经过晶体管562。输出数据“0”表示选中的存储器单元550处于低电阻状态(例如，设置(SET)状态)。如果经过选中的存储器单元550的电流小于Iref，则Vsense节点将保持在Vref-read以上从而感测放大器566会读取出数据“1”。输出数据“1”表示选中的存储器单元550处于高电阻状态(例如，复位(RESET)状态)。数据锁存器568可以在感测经过选中的存储器单元的电流的时间段之后(例如，在400ns之后)对感测放大器566的输出进行锁存。
[0080]在一种实施方式中，在写入操作期间，如果数据输