晶闸管存储器单元集成电路的制作方法
【技术领域】
[0001] 本申请涉及集成电路。更具体地说，本申请涉及在存储器单元的阵列中存储数据 位值的存储器集成电路。
【背景技术】
[0002] 存储器系统设计者已奋斗多年并且继续奋斗以找到一种解决方案，该解决方案提 供动态随机存取存储器(DRAM)的密度、静态随机存取存储器(SRAM)的高速操作连同针对超 低功率模式和/或供电故障将存储器系统的易失性位值备份成非易失性形式的能力。
【发明内容】
[0003] 本申请涉及半导体存储器器件，所述半导体存储器器件包括在基底上形成的存储 器单元的阵列。所述阵列的每个给定存储器单元包括电阻负载元件和晶闸管器件，所述电 阻负载元件和晶闸管器件定义穿过所述给定存储器单元的所述电阻负载元件和晶闸管器 件的可切换电流路径。所述电阻负载元件由相变材料来实现，所述相变材料可以被流过所 述给定存储器单元的可切换电流路径的电流选择性地编程为高电阻状态和低电阻状态中 的一个。所述给定存储器单元的可切换电流路径的状态表示由所述给定存储器单元存储的 易失性位值。在所述基底上形成对应于所述阵列的各个行的至少一个字线。给定字线耦接 到穿过针对所述阵列的对应行的存储器单元的电阻负载元件和晶闸管器件的可切换电流 路径。对应于所述阵列的各个列的多个位线在所述基底上形成，并且与针对所述阵列的对 应列的存储器单元的晶闸管对接。所述存储器器件还包括电路，所述电路被配置为，对所述 阵列的每个字线施加第一电信号以便生成电流，所述电流根据所述阵列的存储器单元的可 切换电流路径的状态将所述阵列的所有存储器单元的电阻负载元件的相变材料编程为所 述高电阻状态和低电阻状态中的一个，以用于对由所述阵列的存储器单元存储的易失性位 值的非易失性备份。
[0004] 对于其中所述给定存储器单元的可开关电流路径处在对应于易失性"0"位值的非 导电/断开状态下的所述阵列的存储器单元，第一电信号可以产生电流，所述电流通过熔化 将所述给定存储器单元的电阻负载元件的相变材料转换为对应于非易失性"〇"位值的所述 高电阻状态。对于其中所述给定存储器单元的可开关电流路径处在对应于易失性"Γ位值 的导电/接通状态下的所述阵列的存储器单元，第一电信号可以产生电流，所述电流不对所 述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在对应于非易失性 "Γ位值的低电阻状态。
[0005] 在一个实施例中，第一电信号是所述阵列的存储器单元的晶闸管器件的开关电压 之上的电压脉冲。
[0006] 所述存储器器件的所述电路可以进一步被配置为，对所述阵列的每个字线施加第 二电信号以便生成电流，所述电流根据由所述阵列的存储器单元存储的非易失性位值，将 所述阵列的所有存储器单元的电阻负载元件的相变材料编程为所述低电阻状态，以及设置 所述阵列的存储器单元的可开关电流路径的状态，以用于从非易失性备份恢复由所述阵列 的存储器单元存储的易失性位值。
[0007] 对于其中所述给定存储器单元的电阻负载元件的相变材料处在对应于非易失性 "〇"位值的高电阻状态下的所述阵列的存储器单元，所述第二电信号可以产生电流，所述电 流通过再结晶将所述给定存储器单元的电阻负载元件的相变材料转换为低电阻状态，并且 将所述给定存储器单元的可开关电流路径的状态设置为对应于易失性"〇"位值的非导电/ 断开状态。对于其中所述给定存储器单元的电阻负载元件的相变材料处在对应于非易失性 "Γ位值的低电阻状态下的所述阵列的存储器单元，所述第二电信号可以产生电流，所述电 流不对所述给定存储器单元的电阻负载元件的相变材料进行转换，使得其仍处在低电阻状 态下，并且将所述给定存储器单元的可开关电流路径的状态设置为对应于易失性"Γ位值 的导电/接通状态。
[0008] 在一个实施例中，所述第二电信号包括电压脉冲，所述电压脉冲后面是到所述阵 列的存储器单元的晶闸管器件的开关电压以下的电平的电压降低。
[0009] 所述阵列的存储器单元的晶闸管器件可以包括与第二类型调制掺杂界面间隔开 的第一类型调制掺杂量子阱界面。所述位线可以耦接到所述阵列的对应列的存储器单元的 第一类型调制掺杂量子阱界面。可以在所述基底上形成对应于所述阵列的各个列的多个擦 除线。给定擦除线可以耦接到所述阵列的对应列的存储器单元的第二类型调制掺杂量子阱 界面。
[0010] 在一个实施例中，所述半导体存储器器件进一步包括地址总线、数据总线和控制 总线。行地址解码电路可操作地耦接到所述地址总线。行地址解码电路可以被配置成选择 如由在所述地址总线上输入的行地址所支配的字线。字线驱动器电路可操作地耦接到所述 行地址解码电路。所述字线驱动器电路可以被配置成对选择的字线施加信号。列地址解码 电路可操作地耦接到所述地址总线。列地址解码电路可以被配置成选择如由在所述地址总 线上输入的列地址所支配的位线。位线放大器和驱动器电路可操作地耦接到所述列地址解 码电路和所述阵列的位线。位线放大器和驱动器电路可以被配置成对在选择的位线上承载 的信号进行施加或处理。擦除线驱动器电路可操作地耦接到所述列地址解码电路和所述阵 列的擦除线。所述擦除线驱动器电路可以被配置成施加在选择的擦除线上承载的信号。数 据输入电路和数据输出电路可操作地耦接到所述数据总线。10门电路可操作地耦接在位线 放大器和驱动器电路与数据输入电路和数据输出电路两者之间，并且还可操作地耦接在擦 除线驱动器电路与数据输入电路之间。控制电路可操作地耦接到控制总线。控制电路可以 被配置成根据在所述控制总线上输入的控制数据控制半导体存储器器件的操作。
[0011] 在优选实施例中，对所述阵列的（多个)字线施加第一电信号的电路响应于检测预 定事件或信号的存在的电路进行操作。所述预定事件或信号可以由以下中的至少一个来触 发:预定用户输入、处理系统的预定低功率操作模式以及提供给所述器件的功率的降低。
[0012] 所述阵列的存储器单元的晶闸管器件可以从定义互补η型和p型调制掺杂量子阱 界面的、在所述基底上形成的外延层结构实现。所述外延层结构可以包括:Ν+型掺杂层；形 成与所述Ν+型掺杂层间隔开的ρ型调制掺杂量子阱界面的第一多个层;形成η型调制掺杂量 子阱界面的第二多个层，所述第一多个层与所述第二多个层分离；以及与所述第二多个层 间隔开的Ρ+型掺杂层。所述η型调制掺杂量子阱界面包括通过至少一个未掺杂间隔层与η型 掺杂电荷薄层分离的至少一个量子阱。所述P型调制掺杂量子阱界面包括通过至少一个未 掺杂间隔层与P型掺杂电荷薄层分离的至少一个量子阱。可以在所述N+型掺杂层之上形成 所述P型调制掺杂量子阱界面。
[0013] 所述阵列的存储器单元的电阻负载元件的相变材料可以从硫属玻璃材料实现。
[0014] 所述存储器单元可以被配置用于其中通过所述存储器单元的可开关电流路径的 状态存储的易失性位值不需要定期更新的类似SRAM的操作，或者用于其中定期在低功率动 态存储状态之间对由所述存储器单元的可开关电流路径的状态存储的易失性位值进行更 新的类似DRAM的操作。
【附图说明】
[0015] 图1是根据本申请的晶闸管存储器单元集成电路的示意图。
[0016] 图2是示出图1的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流-电压特 征的、包括对应于易失性"〇"和"Γ位值的这样的电流-电压特征的图。
[0017] 图3是根据本申请的示例性晶闸管存储器单元集成电路的示意顶视图。
[0018] 图4示出了针对对应于NV"0"位值的电阻负载元件的高电阻状态和针对对应于NV "Γ位值的电阻负载元件的低电阻状态的图1的晶闸管存储器单元的电阻负载元件和晶闸 管器件的电流-电压特征。
[0019] 图5是示出了图1的晶闸管存储器单元的电阻负载元件和晶闸管器件的电流-电压 特征(包括对应于易失性"0"和"Γ位值的这样的电流-电压特征）以及在晶闸管存储器单元 的更新周期之间的低功率存储状态期间施加于晶闸管存储器单元的字线的电压电平的图。
[0020] 图6是示出了定期更新操作期间的图1和5的晶闸管存储器单元的电阻负载元件和 晶闸管器件的电流特征的图。
[0021] 图7是概括本申请的晶闸管存储器单元集成电路的潜在益处的图表。
[0022] 图8是具有存储器系统的示例性集成电路的框图，所述存储器系统包括根据本申 请的晶闸管存储器单元的阵列。
【具体实施方式】
[0023] 图1是根据本申请的晶闸管存储器单元集成电路的示意图。所述晶闸管存储器单 元集成电路包括集成地在基底上形成的晶闸管存储器单元的阵列，其中，每个晶闸管存储 器单元包括两个器件一一晶闸管器件和电阻负载元件。所述晶闸管器件和电阻负载元件定 义穿过晶闸管器件和电阻负载元件的可开关电流路径，其中，当晶闸管器件在其导电/接通 状态下操作时所述电流路径被切换为接通，并且其中，当晶闸管器件在其非导电/断开状态 下操作时所述电流路径被切换为断开。晶闸管器件包括在基底18上的（多个)底部N+层17与 (多个)顶部P+层15之间形成的互补η型和p型调制掺杂量子阱（QW)界面11、13。在一个实施 例中，晶闸管器件由包括在顶部Ρ+层15之上形成的耐熔阳极端子19的台面定义。阴极端子 21可操作地耦接到底部Ν+层17。阴极端子21的电位固定在地或负电位。η沟道注入极端子23 和Ρ沟道注入极端子25分别电耦接到η型和ρ型调制掺杂量子阱界面11、13。可以在顶部阳极 端子19之上集成地形成电阻负载元件27。在一个实施例中，电阻负载元件27由夹在阳极端 子19与定义耦接到阵列的行中的每个晶闸管存储器单元的字线29的顶部耐熔电极的部分 之间的相变材料来实现。因此，存在针对阵列的每个行的字线29(图3)。可以从钨或其它合 适金属实现字线29。针对阵列的列中的每个晶闸管存储器单元的η沟道注入极端子23电耦 接到位线(其可以从铜或其它合适金属实现）。因此，存在针对阵列的每个列的位线（图3)。 针对阵列的列中的每个晶闸管存储器单元的Ρ沟道注入极端子25电耦接到擦除线（其可以 从铜或其它合适金属实现）。因此，存在针对阵列的每个列的擦除线（图3)。
[0024] 优选地，晶闸管存储器单元集成电路（以及可能的是集成制造到其中的其它光电 子器件