专利名称：用于封装或测试应用中的多线格栅的制作方法
技术领域：
本发明涉及一种用于封装或测试应用中的多线格栅(MLG)及其制造方法，更具体地，涉及包括在圆片级组件中使I/O垫从周边阵列到区域阵列重新分布的MLG。
在制造现代半导体器件中最显著的趋势之一是器件的密集度增大，这对封装和相互连接方法提出了更严格的要求。
能够满足这些要求的封装半导体芯片的方法之一是所谓的倒装片安装方法。在倒装片安装方法中，不是将一个半导体芯片安装到一个组件中的引线框上，而是采用蒸发法或电解沉积方法在芯片的表面上形成一个焊料突起部。
但是，由于近来器件尺寸微型化的趋势，即器件密集度增大，以及突起部与突起部之间的间隔(或间距)的相应减小，对于某些芯片使用焊料突起部已经是不可行的，尤其是设计成带有I/O垫周边阵列的芯片，减小的间距对在组件基板上形成线路起阻碍作用，这又需要I/O垫重新分布的工艺，因此，周边阵列必须变成区域阵列，以改进I/O垫之间的间距。
因此，本发明的一个目的是提供一种新颖结构，该结构在相互连接半导体芯片和其它电子电路时能够使I/O垫从周边阵列到区域阵列重新分布。
根据本发明，提供一种多线格栅，包括具有顶部表面和底部表面的基体；
多个通孔，每个通孔从顶部表面延伸到底部表面，并且设置成使第一端部露在顶部表面上，相对的第二端部露在底部表面上；与通孔相同数量的多个连接线路，每个连接线路与相邻连接线路具有不同长度；与通孔相同数量的多个上突起部，每个上突起部布置成与对应通孔的第一端部接触；以及与通孔相同数量的多个下突起部，一半下突起部位于基体的一个侧边/周边上，另一半下突起部位于相对的另一个侧边/周边上，每个下突起部通过对应连接线路与对应通孔的第二端部连接。
本发明的上述和其它目的以及特征将通过以下结合附图对优选实施例的描述而变得明显，其中
图1是根据本发明的多线格栅的立体图；图2A和2B分别是显示示于图1中的多线格栅的顶部表面和底部表面的示意图；图3是沿着图1中的A-A线的横截面图；图4是一个立体图，显示了其中包含有根据本发明一个实施例的多线格栅的已封装的半导体芯片；以及图5是一个立体图，显示了其中包含有根据本发明的多线格栅的测试装置。
本发明公开了一种多线格栅(MLG)，它用于将诸如印刷电路板等的电子元件与在其周边布置有多个I/O垫的半导体芯片相互连接起来。
图1示出了MLG100，它包括具有顶部和底部表面112,114的基体110；多个通孔120，每个通孔从基体110的顶部表面112延伸到底部表面114；以及与通孔120相同数量的连接线路和上下突起部130,140,150，每个连接线路将一个下突起部连接到一个通孔的一端，每个上突起部140形成在与通孔通过连接线路130连接到每个下突起部上的端部相对的另一端部上。
基体110是由诸如陶瓷、聚合物或陶瓷和聚合物的复合物等绝缘材料制成的。
每个通孔120延伸穿过基体110，使得第一端部122露在基体110的顶部表面112上，相对的第二端部124露在基体的底部表面114上。每个通孔120包括一个导体126，导体126或者由金属诸如Cu、Ni和Au，或者由包含有玻璃组分的银复合物诸如Ag-Pt和Ag-Pd制成。导体126覆盖通孔120的内表面并且包围住其第一和第二端部122,124，如图3所示。此外，由导体126覆盖的每个通孔120可以填充有导体126或者电绝缘材料。
回到图1，用于将MLG100固定到例如一个在其上具有连接垫的印刷电路板上的每个上突起部140设置有钎焊膏并且放置在基体的顶部表面112上，而与对应通孔120的第一端部122直接接触。如图2A所示，上突起部140设置在基体110的顶部表面112的中心区域形成阵列162，阵列162具有的形状使得所有上突起部140可以分成重复对齐的M个组142，每个组具有N个上突起部140,M和N是大于1的整数。例如，在图2A中，每个组142包括三个上突起部140，这些突起部以第一间距164规则地间隔开。
用于将多线格栅100安装到具有例如在其两相对侧上的连接垫的半导体芯片上的每个下突起部150由例如钎焊膏制成并放置在基体110的底部表面114上。如图2B所示，下突起部150沿着基体110的底部表面114的两相对周边/侧边设置，并以第二间距168规则地间隔开以形成两个周边阵列166。第一间距164大于第二间距168。
每个连接线路130是由导电材料制成并设置在基体110的底部表面114上。连接线路130从它们对应通孔120的第二端部124到它们对应下突起部150相互平行地直线延伸，从而将每个通孔120的导体126电连接到其对应下突起部150。每个连接线路130与相邻连接线路130以第二间距168间隔开，并且两相邻连接线路130的长度不同。
以下将描述示于图1至3的多线格栅100的制造方法。
首先制备由诸如陶瓷、聚合物或陶瓷和聚合物的复合物等绝缘材料制成并且具有顶部表面和底部表面112,114的绝缘基体110。
接着，通过激光打孔或冲孔方法形成穿过基体110的通孔120，其中，每个通孔120设置成与对应连接线路130的第一端部相一致。
随后，用导体126覆盖通孔120。如果基体110是由Al2O3制成的，导体126由含有玻璃组分的银复合物，例如Ag-Pt和Ag-Pd制成；如果基体110是由绝缘聚合物或陶瓷和聚合物的复合物制成的，导体126由金属，例如Cu、Ni或Au制成。
此后，通过采用例如带有屏蔽的丝网印刷方法和回流焊方法将由导电材料制成的连接线路130形成在基体110的底部表面114上。每个连接线路130设置成其第一端部位于基体110的中心区域，其第二端部位于基体110的周边/侧边区域，并且每个连接线路130相互平行地延伸。
接着，通过采用例如丝网印刷方法和回流焊方法由钎焊膏形成下突起部150，其中，每个下突起部150设置成与对应连接线路130的第二端部相一致。
最后，例如通过采用丝网印刷方法和回流焊方法由钎焊膏形成上突起部140，其中，每个上突起部140与通孔120接触。
在上述方法中，应增加一个填充通孔120的步骤。该步骤可以通过或者在导体126形成之后以绝缘材料，例如焊料印剂充填通孔120来实现，或者在形成上突起部140的过程中以与上突起部140相同的材料，即钎焊膏充填通孔120来实现。
图4是一个用于封装电子元件例如芯片的多线格栅100的示例。芯片组件200包括一个半导体芯片210和多线格栅100，半导体芯片210具有例如I/O垫220的两个周边/侧边阵列，每个阵列具有MN/2个I/O垫。半导体芯片210的每个I/O垫220结合到多线格栅100的对应下突起部150上，下突起部150又通过对应连接线路130和通孔120与对应上突起部140电连接。芯片组件200可通过利用多线格栅100的上突起部140安装到一个印刷电路板上。本发明的多线格栅100可以使I/O垫很容易地重新分布，这又使具有一I/O垫间距的半导体芯片210可以电连接到具有一不同I/O垫间距的另一电路，例如印刷电路板上。
上述想法可以进一步用于芯片测试应用中，如图5所示。示于图5的多线格栅400进一步包括多个分别设置在对应下突起部150上的读取触点170。多线格珊400安装在一个测试模310，例如一个芯片测试检验卡上，使上突起部140机械地结合并且电连接到测试模的测试电路上，从而形成一个芯片测试装置300。在封装工艺之前进行的芯片可工作性测试中，半导体芯片以半导体芯片电连接到测试模310的测试电路上的方式结合到测试装置300上，使多线格栅400的读取触点170与半导体芯片的I/O垫接触。此外，多个多线格栅400可以安装在测试模310上，以便测试集成在一个单一晶片上的多个半导体芯片。
尽管已参照优选实施例对本发明进行了描述，本领域的技术人员应理解的是，在不脱离权利要求所要求保护的精神和范围的情况下，可对本发明进行不同的改变和变换。
权利要求
1.一种多线格栅，包括具有顶部表面和底部表面的基体；多个通孔，每个通孔从顶部表面延伸到底部表面，并且设置成使第一端部露在顶部表面上，相对的第二端部露在底部表面上；与通孔相同数量的多个连接线路，每个连接线路与相邻连接线路具有不同长度；与通孔相同数量的多个上突起部，每个上突起部布置成与对应通孔的第一端部接触；以及与通孔相同数量的多个下突起部，一半下突起部位于基体的一个侧边/周边上，另一半下突起部位于相对的另一个侧边/周边上，每个下突起部通过对应连接线路与对应通孔的第二端部连接。
2.如权利要求1所述多线格栅，其特征在于，基体是由选自包括陶瓷、聚合物或者陶瓷和聚合物的复合物的一组材料中的绝缘材料制成的。
3.如权利要求1所述多线格栅，其特征在于，每个通孔由一个导体覆盖，导体是由选自包括金属和包含有玻璃组分的银复合物的一组材料中的导电材料制成的。
4.如权利要求3所述多线格栅，其特征在于，由导体覆盖的每个通孔填充有导电材料。
5.如权利要求3所述多线格栅，其特征在于，由导体覆盖的每个通孔填充有电绝缘材料。
6.如权利要求1所述多线格栅，其特征在于，每个连接线路由导电材料制成并且从下突起部直线延伸到通孔的第二端部。
7.如权利要求6所述多线格栅，其特征在于，每个连接线路与相邻连接线路平行。
8.如权利要求1所述多线格栅，其特征在于，每个上突起部由钎焊膏制成。
9.如权利要求1所述多线格栅，其特征在于，每个下突起部由钎焊膏制成。
10.如权利要求1所述多线格栅，其特征在于，每个上突起部布置成形成一区域阵列，每个下突起部布置成两个周边/侧边阵列。
11.如权利要求10所述多线格栅，其特征在于，上突起部布置成多个组的重复形状，并且上突起部以第一间距规则地相互间隔开。
12.如权利要求11所述多线格栅，其特征在于，下突起部以第二间距规则地相互间隔开。
13.如权利要求12所述多线格栅，其特征在于，第一间距大于第二间距。
14.一种封装的半导体芯片，包括一个裸露芯片和如权利要求9所述的多线格栅，其中，裸露芯片包括多个I/O垫，裸露芯片的每个I/O垫结合到所述多线格栅的对应下突起部上。
15.一种用于检验半导体芯片的可工作性的测试装置，包括一个测试板、与下突起部相同数量的多个读取触点以及至少一个如权利要求9所述的多线格栅，其中，测试板包括多个终端，测试板的每个终端结合到所述多线格栅的对应上突起部上，并且每个读取触点固定到对应下突起部上。
全文摘要
本发明公开了一种用于从周边阵列到区域阵列重新分布I/O垫的多线格栅。该多线格栅包括具有顶部表面和底部表面的基体、通孔、连接线路、成区域阵列的上突起部、和成两个周边/侧边阵列的下突起部。每个通孔设置成使第一端部露在顶部表面上,相对的第二端部露在底部表面上。每个连接线路与相邻连接线路具有不同长度。每个上突起部布置成与对应通孔的第一端部接触。每个下突起部通过对应连接线路与对应通孔的第二端部连接。
文档编号H01L23/48GK1324108SQ0111571
公开日2001年11月28日 申请日期2001年5月14日 优先权日2000年5月13日
发明者尹琮光, 金荣洙 申请人:格洛泰克株式会社