专利名称：降低介电薄膜介电常数的方法与制作低介电孔隙薄膜的方法
技术领域：
本发明涉及一种降低半导体芯片上的介电薄膜介电常数的方法；特别是涉及一种藉由在该介电薄膜的表面形成孔隙来降低薄膜介电常数的方法。
在ULSI组件愈趋复杂及多重金属导线制备工艺的需求下，最常用于隔绝金属导线间的介电材料SiO2(介电常数约4.1-4.5)已不符合使用；主要的原因是，随内层导线之间线距的缩减，两导线间的电容将随之增加。以电容公式说明C＝keoA/dk材料介电常数 eo真空介电常数A面积 d两导体间距离在相同的介电常数条件下，两导线的距离(d)愈小电容则愈大；影响所及，将增加RC延迟时间(RC delay time；其中R金属导线电阻，C金属层间电容)而造成组件传输速率的衰减。因此随芯片电路尺寸的缩减，以低介电常数(k＜4.1)材料来控制电容值是最直接的方法。低介电材料在芯片电路中扮演着导体间的电性阻隔、减少交谈(crosstalk)效应及降低耦合电容量的角色；除可缩小RC延迟时间、提升传输速率外，对于改善耦合噪声有着相当大的助益。目前一些有机材料或无机材料都可将介电常数降低；当然，理想的最低介电常数为空气的1.0。因此，在目前的研究上，材料介电常数的改善亦朝1.0方向进行。依照材料的化学属性，我们可将其分为无机低介电材料与有机低介电材料两大类。无机材料大致上以化学气相沉积法(CVD)进行成长，例如掺杂氟、碳、或氢的二氧化硅。由于该类制造工艺设备与目前的生产设备类似，因此发展最为迅速，但无机介电材料的介电常数变化有限，其值约介于2.5至3.7之间，不像有机材料介电常数常因键结原子的不同而有大幅的下降程度。有机材料主要以旋转涂布(Spin On Glass，SOG)方式进行成膜程序，介电常数常随材料的不同而约介于2-3.7之间。至于更低介电常数(k＜2)的材料制作，则是利用成膜溶剂的挥发或溶解膜内掺混物而形成的孔隙结构来达成。依据理想电容值1.0的目标追求，孔隙型的低介电材料有着令人期待的发展潜力。
USP5,470,802、USP5,494,858、USP5,103,288、USP5,548,159、USP5,561,318、USP5,569,058、USP5,661,344、USP5,747,880、USP5,750,415、USP5,804,508等专利有着类似的孔隙材料制作程序；亦即控制薄膜中所含溶剂的不同挥发程度来制作薄膜孔隙。以USP5,494,858为例，首先，依1∶3∶1∶0.0007的莫耳比率将TEOS(tetraethylorthosilicate)、C2H5OH、H2O和HCl在60℃下搅拌混合1.5小时。所得溶液加入0.05M的NH4OH后，须立即利用旋转涂布机将溶液涂布于芯片上；NH4OH的加入会增快溶液的凝胶速率(gelation rate)，一般添加NH4OH的比率是溶液体积的1/10。涂有凝胶薄膜的芯片于37℃下置于含饱和乙醇气体的大气中24小时，使薄膜凝聚熟化(aging)；待熟化完成，利用压力变化将薄膜内的溶剂驱离，以形成孔隙薄膜。工作压力可小于一大气压，使溶剂由液态变气态而留下孔洞；亦可在接近溶剂超临界状态或在超临界条件的高压下，使溶剂成压缩气体而移除。这些步骤皆要小心控制，以避免薄膜尺寸发生过度收缩现象(shrinkage effect)。由上述方法所得薄膜的孔隙体积比率、直径、分布将随反应条件、溶剂种类而有差异；综合而言，孔隙体积约占20％-95％，最佳者＞75％；平均直径约小于80nm，最佳化者介于2nm-25nm；当孔隙占体积的80％时，材料介电常数约小于1.5。由于薄膜内孔隙所占体积比率愈大，对于表面粘着及耐热处理性质就愈差，因此为了符合芯片一些后处理程序的要求，一般孔隙薄膜的上下层会利用CVD镀上一层粘着层，如SiO2；除了有增强粘着效果外，亦有阻挡孔隙内材料吸水或原子的迁移渗出。
除了上述利用溶剂挥发制作孔隙薄膜外，尚有移除薄膜内掺混物而制得孔隙的方法。以USP5,744,399为例；利用SiO2成膜的过程中混入fullerenes，然后利用溶剂溶解fullerenes，或利用O2/或O3电浆将fullerenes氧化成CO2而形成孔隙。(Fullerenes can contain anywherefrom 32 to as many as 960 carbon atoms and are all believed tohave the structure of geodesic domes.)USP5,785,787则利用UV可分解或可低温加热升华的材料(如Anthroquinone、低融点Waxes等)来当作聚四氟乙烯(polytetrafluoroethylene，PTFE)薄膜的掺混物。所制得的70％孔隙PTFE薄膜，使原本的介电常数从1.9降低至1.2。当然，在应用方面，这类多孔结构的上下需有粘着层与基材作良好的接触否则极易剥离。
适用于半导体制造工艺的低介电孔隙薄膜的制作，不脱离上述的两类方法溶剂挥发或薄膜内掺混物的移除。对于前者所引起的孔隙薄膜尺寸收缩、与基材粘着效果差的问题；及后者所引起的薄膜内残留掺混物在后处理程序中易渗出等问题，也相继地被提出。着眼于这些问题的解决，本发明将在此提出以非溶剂方式来形成低介电孔隙薄膜的方法。
本发明的目的本发明的目的是提供一套非溶剂式制作低介电孔隙薄膜的方法，以及来降低介电薄膜介电常数的方法。在此方法中，将以往的低介电孔隙薄膜制作程序所引起的有机溶剂残留的问题、掺混物迁移表面的问题、孔隙薄膜粘着性低的问题、及溶剂挥发过程所产生尺寸收缩的问题而提出解决方案。
本发明的目的是这样实现的本发明提供的一种制作低介电孔隙薄膜的方法，包含下列步骤A)于一半导体基材上形成一介电薄膜；B)将该形成有介电薄膜的半导体基材放入一高压惰性气体的气氛中；及C)快速释放该气氛的压力，而于该介电薄膜的表面形成孔洞。
优选的，本发明方法进一步包含重复地进行步骤A)至步骤C)直至一所需的介电薄膜的厚度被获得。
优选的，本发明方法的步骤B)中该形成有介电薄膜的半导体基材被放入一高压槽内，并导入该高压惰性气体至该高压槽内。
优选的，本发明方法中的惰性气体为一不与薄膜反应的气体。
优选的，本发明方法中的惰性气体为二氧化碳、氮气、氦气、氩气、乙烷、丙烷、乙烯、丙烯、或其它们的混合气体。
优选的，本发明方法中的介电薄膜为利用CVD所沉积的低介电无机材料薄膜，或是利用旋转涂布所形成的低介电有机高分子薄膜。优选的，该低介电无机材料薄膜为SiOF、α-CF、或SiOC。优选的，该低介电有机高分子薄膜为聚醯亚胺(polyimides)或聚四氟乙烯(PTFE)。
优选的，本发明方法中该高压惰性气体气氛具有一接近或超过该惰性气体的临界压力的压力。
优选的，本发明方法中该高压惰性气体气氛具有一接近或超过该惰性气体的临界温度的温度。
优选的，本发明方法中该高压惰性气体气氛为一超临界流体。
优选的，本发明方法的步骤C)以介于5psi/sec至110psi/sec之间的一降压速率来降低该气氛的压力。
优选的，本发明方法的步骤C)中的孔洞主要包含直径范围介于5nm~80nm的孔洞。
图1a是本发明所提供的非溶剂式制作低介电孔隙薄膜的方法的主要步骤A至C的流程图。图1b显示一半导体基材于图1a流程的各步骤时的剖面示意图。于步骤A中，一介电薄膜被形成于一半导体基材上，例如藉由旋转涂布来形成一低介电有机高分子薄膜或利用CVD来沉积一低介电无机材料薄膜。于步骤B中，将该形成有介电薄膜的半导体基材放入一高压槽内并导入一高压惰性气体或该惰性气体的超临界流体，其中高压惰性气体或其超临界流体将渗入该介电薄膜的表面。于一段时间后，利用对高压槽的快速压力释放手段而于该介电薄膜的表面形成孔洞。基于高压惰性气体或其超临界流体的渗透能力，每一孔洞连续且致密地在该介电薄膜的表面上形成，而不会破坏该介电薄膜与基材间的粘着。若要增加该介电薄膜的单位体积的孔隙比率，可重复地进行步骤A′至步骤C直至所需的介电薄膜的厚度。
适用于本发明中的惰性气体的选择以选用不与该介电薄膜反应的气体为原则，例如二氧化碳(CO2∶Tc＝31.1℃，Pc＝1070psi)、氮气(N2∶Tc＝-147℃，Pc＝491.7psi)、氦气(He∶T＝-269.9℃，Pc＝16.53psi)、氩气(Ar∶Tc＝-122.4℃，Pc＝706.3psi)等；至于其它类气体如乙烷(C2H6∶Tc＝-32.2℃，Pc＝708.3psi)、丙烷(C3H8∶Tc＝96.7℃，Pc＝615.8psi)、乙烯(C2H4∶Tc＝9.9℃，Pc＝742.1psi)、丙烯(C3H6∶Tc＝91.9℃，Pc＝667.2psi)、或上述气体的混合亦可使用。
于本发明中，薄膜的选用可以是利用CVD所沉积的低介电无机材料薄膜，如SiOF、α-CF、SiOC等；亦可以是利用旋转涂布所形成的低介电有机高分子薄膜，如聚醯亚胺(polyimides)、PTFE等。为说明本发明优越的表面孔隙制造能力，将选用由SiH4+N2O+CF4等气体利用CVD所沉积的Si-O-C-F低介电薄膜作为实施例。
本发明中的高压惰性气体在扩散进入薄膜表面下层后，经快速的压力释放，(合适的降压压力变化范围5psi/sec~110psi/sec)，高压惰性气体会因急遽的压力降低，造成气体膨胀而在该介电薄膜表面造成孔洞；此种利用气体熵(entropy，ΔS)变化而生成的能量来形成孔洞的方法有下列几点好处。首先，利用高压条件下的致密气体或介于气、液两相之超临界流体来制作孔隙介电薄膜并无溶剂污染问题；同时，相较于溶剂-凝胶(sol-gel)式的低介电孔隙薄膜制作法，本发明简化了薄膜凝胶化、熟化、及溶剂挥发等操作条件及复杂程序。相对地，由于本发明的低介电孔隙薄膜仅在薄膜表面上连续且致密地形成孔洞，所以不会破坏原本薄膜底层与基材的粘着能力。此外一想要的孔隙比率，可依照孔隙直径先成长一具有对应薄膜厚度的薄膜，再重复进行高压处理、快速释压、及长膜的制程步骤直至所需的薄膜厚度即可，如图一描述。至于其它如溶剂挥发所造成尺寸收缩及后处理过程中薄膜内掺混物渗出表面的问题当然也不会发生。
本发明的高压薄膜处理程序在不同的压力释放速率下会产生不同的孔隙直径分布，每秒压力释放速率愈大者，较大直径的孔隙的比率将变大；经适当地控制压力释放速率，可得较佳的孔隙大小，直径约介于5nm-20nm范围。
本发明所提供的高压非溶剂式孔隙制作法适用于目前各类的低介电常数(k＜4.1)材料薄膜的孔隙化。以2000埃之Si-O-C-F薄膜为例，经氩气超临界条件所形成的孔隙其直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-50nm，较佳者为5nm-20nm。原薄膜的k值为2.5-2.8，经高压孔隙化后，k值降低，约介于2.2-2.6；若增加薄膜体积之孔隙比率，k值将可再降低。
下面结合附图和实施例对本发明进行详细说明本发明将可藉以下的实施例被进一步了解，其仅作为说明之用，而非用于限制本发明范围。
图1a是本发明所提供的非溶剂式制作低介电孔隙薄膜的方法的主要步骤A至C的工艺流程图。
图1b显示一半导体基材于图1a各流程中的各步骤时的剥面示意图。
图2是一适用于实施本发明方法的一多舱串接加工(Multi-chamber cluster tool)系统10的示意图，其中包含一储存有高压惰性气体的蓄压槽18，与该蓄压槽18连通的一高压槽12，及接续于该高压槽12可进行CVD或蚀刻的反应舱14。一机械手臂16被搭配使用来简化半导体芯片的传输。图面说明如下1..基材2..介电薄膜材料10..多舱串接加工系统 18..蓄压槽12..高压槽12 14..进行CVD或蚀刻的反应舱16..机械手臂[实施例1]激活压缩机，将超高纯度氩气预先增压储存于蓄压槽中，蓄压槽压力设定成2500psi。
将以CVD方式镀有2000埃的Si-O-C-F介电薄膜的芯片放入体积为一公升、可耐压至10,000psi的不锈钢压力槽中；加热至40℃，并瞬间将蓄压槽的氩气导入反应槽中，控制压力至1000psi。待15分钟后，以每秒60psi的速率释放反应槽内的压力，所造成的孔隙直径范围为5nm-70nm，其中主要的孔隙直径范围为5nm-40nm。[实施例2]反应进行的程序如实施例1所述，其中反应压力1000psi温度40℃，反应时间30分钟，以每秒60psi的速率释放反应槽内的压力，孔隙直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-60nm。[实施例3]反应进行的程序如实施例1所述，其中反应压力1600psi温度40℃，反应时间30分钟，以每秒15psi的速率释放反应槽内的压力，孔隙直径范围为5nm-70nm，其中主要的孔隙直径范围为5nm-50nm。[实施例4]反应进行的程序如实施例1所述，其中反应压力1600psi温度40℃，反应时间30分钟，以每秒30psi的速率释放反应槽内的压力，孔隙直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-60nm。[实施例5]反应进行的程序如实施例1所述，其中反应压力1600psi温度40℃，反应时间30分钟，以每秒60psi的速率释放反应槽内的压力，孔隙直径范围为5nm-90nm，其中主要的孔隙直径范围为10nm-60nm。[实施例6]反应进行的程序如实施例1所述，其中反应压力1300psi温度40℃，反应时间30分钟，以每秒30psi的速率释放反应槽内的压力，孔隙直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-50nm。[实施例7]反应进行的程序如实施例1所述，其中反应压力1300psi温度40℃，反应时间15分钟，以每秒30psi的速率释放反应槽内的压力，孔隙直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-40nm。[实施例8]反应进行的程序如实施例1所述，其中反应压力1300psi温度40℃，反应时间15分钟，以每秒60psi的速率释放反应槽内的压力，孔隙直径范围为5nm-80nm，其中主要的孔隙直径范围为5nm-50nm。
权利要求
1.一种制作低介电孔隙薄膜的方法，包含下列步骤A)于一半导体基材上形成一介电薄膜；B)将该形成有介电薄膜的半导体基材放入一高压惰性气体的气氛中；及C)快速释放该气氛的压力，而于该介电薄膜的表面形成孔洞。
2.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于进一步包含重复地进行步骤A)至步骤C)直至一所需的介电薄膜的厚度被获得。
3.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于于步骤B)中将该形成有介电薄膜的半导体基材放入一高压槽内，并导入该高压惰性气体至该高压槽内。
4.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的惰性气体为一不与薄膜反应的气体。
5.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的惰性气体为二氧化碳、氮气、氦气、氩气、乙烷、丙烷、乙烯、丙烯、或它们的混合气体。
6.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的介电薄膜为利用CVD所沉积的低介电无机材料薄膜，或是利用旋转涂布所形成的低介电有机高分子薄膜。
7.如权利要求6所述的制作低介电孔隙薄膜的方法，其特征在于所述的低介电无机材料薄膜为SiOF、α-CF、或SiOC。
8.如权利要求6所述的制作低介电孔隙薄膜的方法，其特征在于所述的低介电有机高分子薄膜为聚醯亚胺或聚四氟乙烯。
9.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的高压惰性气体气氛具有一接近或超过该惰性气体的临界压力的压力。
10.权利要求9所述的制作低介电孔隙薄膜的方法，其特征在于所述的高压惰性气体气氛具有一接近或超过该惰性气体的临界温度的温度。
11.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的该高压惰性气体气氛为一超临界流体。
12.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于于步骤C)以介于5psi/sec至110psi/sec之间的一降压速率来降低该气氛的压力。
13.如权利要求1所述的制作低介电孔隙薄膜的方法，其特征在于所述的孔洞主要包含直径范围介于5nm-80nm的孔洞。
14.如权利要求13所述的制作低介电孔隙薄膜的方法，其特征在于所述的孔洞主要包含直径范围介于5nm-50nm的孔洞。
全文摘要
本发明涉及降低介电薄膜介电常数的方法与制作低介电孔隙薄膜的方法。利用非溶剂式高压条件将气体压缩成致密流体或超临界流体而渗入薄膜表面下层,并利用快速的压力释放手段于该薄膜表面形成孔洞。本发明的高压薄膜处理程序在不同的压力释放速率下会产生不同的孔隙直径分布,每秒压力释放速率愈大者,较大直径的孔隙的比率将变大;经适当地控制压力释放速率,可得较佳的孔隙大小,直径约介于5nm－20nm范围。
文档编号H01L21/02GK1384535SQ0111562
公开日2002年12月11日 申请日期2001年4月28日 优先权日2001年4月28日
发明者李鸿志, 郑光凯 申请人:晶研科技股份有限公司