专利名称：纵向结构的半导体器件的制作方法
技术领域：
本发明涉及纵向结构的半导体器件。详细地说，是涉及具有这样结构的半导体的半导体元件的纵向半导体器件，该结构利用载流子在半导体衬底的上下方向移动而进行导电。
背景技术：
过去，纵向半导体器件用单一的半导体衬底来构成。图42表示作为纵向半导体器件之一的绝缘栅双极晶体管IGBT(Insulated GateBipolar Trasistor)的构成。在该IGBT的情况下，例如在n-型半导体衬底101的表面区内形成多个p型基极层102，在p型基极层102的表面区内分别形成多个n+发射极层103。在上述n-型半导体衬底101的表面上布置多个发射电极104。各个发射电极104分别被连接在上述p型基极层102和上述n+发射极层103上。并且，在上述n-型半导体衬底101的表面上分别通过栅绝缘膜105而形成多个栅电极106。各个栅电极106分别与上述n-型半导体衬底101和上述p型基极层102以及上述n+发射极层103相对应进行设置。
另一方面，在上述n-型半导体衬底101的下部(背面)区，即上述栅电极106的非形成面侧，形成p+型集电极层107。再有，在该p+型集电极层107的下部表面上形成集电极电极108。
在过去的IGBT中，作为器件所必须的衬底厚度主要取决于电流截止时的耗尽层厚度。也就是说，衬底厚度主要取决于耐压。所以，衬底厚度减薄时，器件耐压降低。并且，衬底厚度减薄时机械强度降低。因此，在耐压低的器件中通过形成较厚的上述p+型集电极层107，来确保机械强度。
从IGBT的特性看，不需要形成厚的p+型集电极层107。这时因为p+型集电极层107会产生寄生动作，或变成电阻体。并且，上述n-型半导体衬底101是外延层，成本很高。
但是，为了容易处理，例如防止制造时翘曲和产品损坏，必须使用有一定以上厚度的衬底。
如上所述，过去为了提高性能，必须把衬底减薄。但是存在的问题是，随着衬底减薄，机械强度降低。
发明的内容本发明一实施方式的半导体器件，其特征在于具有在结构上是利用载流子在半导体衬底的上下方向移动而进行导电的半导体器件、以及为提高上述半导体器件的机械强度、而与上述半导体衬底相接合的接合衬底。
一种半导体器件，其特征在于具有半导体元件，其结构是利用载流子在半导体衬底的上下方向移动而进行导电；以及接合衬底，其是用于对上述半导体元件付与机械强度、而与上述半导体衬底的下面相接合的。
所述的半导体器件，其特征在于上述接合衬底直接与上述半导体衬底相接合。
所述的半导体器件，其特征在于上述接合衬底是由导电性材料构成的。
所述的半导体器件，其特征在于上述导电性材料是金属。
所述的半导体器件，其特征在于在上述接合衬底的与上述半导体衬底的非接合面上设置第1电极。
所述的半导体器件，其特征在于上述接合衬底通过第2电极而与上述半导体衬底相接合。
所述的半导体器件，其特征在于上述接合衬底是由导电性材料构成的。
所述的半导体器件，其特征在于上述导电性材料是金属。
所述的半导体器件，其特征在于上述导电性材料是硅。
所述的半导体器件，其特征在于上述硅具有局部没有杂质扩散层的结构。
所述的半导体器件，其特征在于上述第2电极是金属。
所述的半导体器件，其特征在于上述第2电极是硅。
所述的半导体器件，其特征在于上述半导体元件具有100μm以下的厚度。
所述的半导体器件，其特征在于上述半导体元件是二极管。
所述的半导体器件，其特征在于上述接合衬底具有200μm以上的厚度。
一种半导体器件，其特征在于具有第1主电极；接合衬底，其形成在上述第1主电极上；半导体层，其形成在上述接合衬底上；基极层，其形成在上述半导体层的第1主面侧的表面上；杂质扩散层，其形成在上述基极层表面上；第2主电极，其连接在上述杂质扩散层和上述基极层上；以及栅电极，其是位于上述半导体层和上述扩散层之间，在上述基极层表面上对绝缘膜进行夹持而被形成的。
所述的半导体器件，其特征在于上述接合衬底由导电性材料构成。
所述的半导体器件，其特征在于上述导电性材料是金属。
所述的半导体器件，其特征在于上述导电性材料是硅，该硅具有局部没带有杂质扩散层的结构。
所述的半导体器件，其特征在于半导体层具有100μm以下的厚度。
一种半导体器件，其特征在于具有
第1主电极；半导体层，其形成在上述第1主电极上；基极层，其形成在上述半导体层的第1主面侧的表面上；杂质扩散层，其形成在上述基极层表面上；第2主电极，其连接在上述杂质扩散层和上述基极层上；栅电极，其位于上述半导体层和上述扩散层之间，在上述基极层表面上对绝缘膜进行夹持而被形成的；以及接合衬底，其与上述第1主电极的下面相接合。
所述的半导体器件，其特征在于上述接合衬底由导电性材料构成。
所述的半导体器件，其特征在于上述导电性材料是金属。
所述的半导体器件，其特征在于上述导电性材料是硅。
所述的半导体器件，其特征在于上述硅具有局部没有杂质扩散层的结构。
所述的半导体器件，其特征在于上述第2主电极是金属。
所述的半导体器件，其特征在于上述第2主电极是硅。
所述的半导体器件，其特征在于上述半导体层具有100μm以下的厚度。
附图的简要说明
图1是表示把与本发明第1实施方式有关的纵向半导体器件的结构用于平面栅结构的穿通型IGBT时的示例的断面图。
图2是图1所示的IGBT的特性图，它表示对断开时的耐压进行模拟的结果，D5为35μm厚时和55μm厚时的对比。
图3是图1所示的IGBT的特性图，它表示对导通电压进行模拟的结果，D5为70μm厚时和55μm厚时的对比。
图4是图1所示的IGBT的特性图，它表示对断开时的损耗进行模拟的结果，D5为70μm厚时和55μm厚时的对比。
图5是图1所示的IGBT的特性图，它表示对导通电压进行模拟的结果，D2为3μm厚时和10μm厚时的对比。
图6是图1所示的IGBT的特性图，它表示对导通电压进行模拟的结果，D3为1μm厚时和10μm厚时的对比。
图7是图1所示的IGBT的特性图，它表示对断开时的损耗进行模拟的结果，D4为1μm厚时和10μm厚时的对比。
图8A～8D是说明图1所示的结构的纵向半导体器件的制造方法的工程断面图。
图9A～9D是说明图1所示的结构的纵向半导体器件的其他制造方法的工程断面图。
图10A～10E是说明图1所示的结构的纵向半导体器件的另一制造方法的工程断面图。
图11是表示与本发明第1实施方式有关的纵向半导体器件的其他结构的断面图。
图12A和12B是说明图11所示的结构的纵向半导体器件的制造方法的工程断面图。
图13是表示与本发明第2实施方式有关的纵向半导体器件的结构用于沟道栅结构的穿通型IGBT的情况下的示例断面图。
图14是表示与本发明第2实施方式有关的纵向半导体器件的其他结构例的断面图。
图15是表示与本发明第3实施方式有关的纵向半导体器件的结构用于平面栅结构的非穿通型IGBT的情况下的示例断面图。
图16是图15所示的IGBT的特性图，它表示对断路时的耐压进行模拟的结果，D5为75μm厚时和95μm厚时的对比。
图17是图15所示的IGBT的特性图，它表示对导通电压进行模拟的结果，D5为95μm厚时和120μm厚时的对比。
图18是图15所示的IGBT的特性图，它表示对断路时的损耗进行模拟的结果，D5为95μm厚时和120μm厚时的对比。
图19是图15所示的IGBT的特性图，它表示对导通电压进行模拟的结果，D2为3.1μm厚时和10μm厚时的对比。
图20是图15所示的IGBT的特性图，它表示对断路时的损耗进行模拟的结果，D4为1μm厚时和10μm厚时的对比。
图21A～图21D是说明图15所示的结构的纵向半导体器件的制造方法的工程断面图。
图22是表示与本发明第3实施方式有关的纵向半导体器件的其他结构例的断面23是表示与本发明第4实施方式有关的纵向半导体器件的结构用于沟道栅结构的非穿通型IGBT的情况下的示例断面图。
图24是表示与本发明第4实施方式有关的纵向半导体器件的其他结构例的断面图。
图25是表示与本发明第5实施方式有关的纵向半导体器件的结构用于平面栅结构的穿通型金属氧化物半导体场效应晶体管MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的情况下的示例断面图。
图26A～26D是说明图25所示的结构的纵向半导体器件的制造方法的工程断面图。
图27是表示与本发明第5实施方式有关的纵向半导体器件的其他结构例的断面图。
图28是表示与本发明第6实施方式有关的纵向半导体器件的结构用于沟道栅结构的穿通型MOSFET的情况下的示例断面图。
图29是表示与本发明第6实施方式有关的纵向半导体器件的其他结构示例断面图。
图30是表示与本发明第7实施方式有关的纵向半导体器件的结构用于平面栅结构的非穿通型MOSFET的情况下的示例断面图。
图31A～31C是说明图30所示的结构的纵向半导体器件的制造方法的工程断面图。
图32是表示与本发明第7实施方式有关的纵向半导体器件的其他结构例的断面图。
图33是表示与本发明第8实施方式有关的纵向半导体器件的结构用于沟道栅结构的非穿通型MOSFET的情况下的示例的断面图。
图34是表示与本发明第8实施方式有关的纵向半导体器件的其他结构例的断面图。
图35A～35C是说明与本发明第9实施方式有关的纵向半导体器件的制造方法的工程断面图。
图36A～36C是说明与本发明第10实施方式有关的纵向半导体器件的制造方法的工程断面图。
图37是表示与本发明第11实施方式有关的纵向半导体器件的结构用于穿通型二极管的情况下的示例断面图。
图38A～38D是表示图37所示的结构的纵向半导体器件的制造方法的工程断面图。
图39是表示与本发明第11实施方式有关的纵向半导体器件的其他结构例的断面图。
图40是表示与本发明第12实施方式有关的纵向半导体器件的结构用于非穿通型二极管的情况下的示例断面图。
图41是表示与本发明第12实施方式有关的纵向半导体器件的其他结构例的断面图。
图42是说明现有技术及其存在的问题的IGBT的断面图。
实施方式以下参照附图，详细说明本发明的实施方式。
<第1实施方式>
图1表示与本发明第1实施方式有关的纵向半导体器件10A的结构例。而且，在此以用于平面栅结构的IGBT时为例进行说明。再者，该IGBT是在衬底的一部分上设置了缓冲器层的穿通型。
在图1中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内形成了多个第2导电型的p型基极层12。在上述p型基极层12的表面区内分别形成了多个n+型发射极层13。在上述n-型半导体衬底11的表面上，布置了多个发射极电极14。上述各发射极电极14分别连接到上述p型基极层12和上述n+型发射极层13上。并且，在上述n-型半导体衬底11的表面上分别通过栅绝缘膜15而形成了多个栅电极16。上述各个栅电极16分别与上述n-型半导体衬底11和上述p型基极层12以及上述n+型发射极层13相对应而进行设置。这样，在上述n-型半导体衬底11的表面部上形成了平面栅结构的金属氧化物半导体MOS(Metal Oxide Semiconductor)结构32。
另一方面，在上述n-型半导体衬底11和下部(背面)区，即上述MOS结构32的非形成面侧，形成n+型缓冲器层21和p+型集电极层(载流子注入层)17。这样一来，就实现了利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电的所谓平面栅结构的穿通型IGBT(半导体元件)。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上与接合衬底22相接合。即该接合衬底22被设置成与上述p+型集电极层17相接合。上述接合衬底22例如利用铝(Al)等金属(导电性材料)形成。并且，在该接合衬底22不与上述n-型半导体衬底11相接合的面上，根据需要，可设置衬底电极(第2电极)23。但是，上述衬底电极23，例如，利用在装配本纵向半导体器件10A时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在利用与焊锡的接合性良好的金属来形成上述接合衬底22的情况下，不一定要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10A例如形成的总厚度为400μm。
在这种结构的纵向半导体器件10A中，在IGBT的耐压为600V的情况下，希望上述n-型半导体衬底10的浓度约达到1.5×1014CM-3。并且，希望上述n+型缓冲器层21的最大浓度达到1.0×1018CM-2。
图2表示在IGBT的耐压为600V的情况下对断开时的耐压进行模拟的结果。而且，在此，表示把图1中的D5的厚度定为35μm的情况和定为55μm的情况。从图2中可以看出，上述D5的厚度是从上述n-型半导体衬底11的厚度D1中减去上述p型基极层12的厚度D2、上述n+型缓冲器层21的厚度D3和上述p+型集电极层17的厚度D4后剩余的值，希望该D5的厚度达到55μm。若使上述D5的厚度小于55μm，例如达到35μm，则在600V以下就被击穿，耐压不足。
图3表示对上述IGBT的导通电压进行模拟的结果。图4表示对断开时的损耗(Eoff)进行模拟的结果。而且，其中表示了图1中的D5的厚度为70μm时和55μm时的情况。若把上述D5的厚度大于55μm，例如为70μm，则从图3中可以看出，发射极和集电极之间的饱和电压，所谓导通电压上升。并且，从图4中可以看出，断开时的损耗增加。
这样，在穿通型IGBT中，根据需要的耐压，存在厚度D5的最佳值。并且，对于上述p型基极层12的厚度D2、上述n+型缓冲器层21的厚度D3以及上述p+型集电极层17的厚度D4也分别存在与耐压相对应的最佳值。
图5表示对上述IGBT的导通电压进行模拟的结果。而且，其中表示了上述p型基极层12的厚度D2为3μm时和10μm时的情况。从图5中可以看出，上述p型基极层12的厚度D2在能保持耐压的范围内较薄时良好，例如希望达到3μm。若增大上述p型基极层12的厚度D2，例如增大到10μm，则导通状态下的损耗增大。
图6表示对上述IGBT的导通电压进行模拟的结果。而且，其中表示了把上述n+型缓冲器层21的厚度D3定为1μm时的情况和定为10μm时的情况。从图6中可以看出，上述n+型缓冲器层21的厚度D3在能保持耐压的范围内以薄的为好，例如希望达到1μm。若增大上述n+型缓冲器层21的厚度D3，例如达到10μm，则导通状态下的损耗增加。
图7表示对上述IGBT的断开时的损耗进行模拟的结果。而且，其中表示了把上述p+型集电极层17的厚度D4设定为1μm时和10μm时的情况。从图7中可以看出，上述p+型集电极层17的厚度D4在导通状态下，在能充分注入载流子的范围内以较薄的为好，例如希望达到约1μm的厚度(深度10μm以下)。若增大上述p+型集电极层17的厚度D4，例如增大到10μm厚，则断开时的损耗增加。
由于以下情况，在制作耐压600V的平面栅结构的穿通型IGBT的情况下，把上述n-型半导体衬底11的厚度D1例如设定为60μm厚。这样一来，与上述接合衬底22的有无无关，能实现损耗小的IGBT。
其中，在上述n-型半导体衬底11的材料选用单晶硅，制作耐压600V的IGBT的情况下，如上所述，若把上述n-型半导体衬底11的厚度D1设定为60μm，则能实现损耗小的IGBT。但是，上述n-半导体衬底11的厚度D1为100μm以下时，机械强度不够。因此，在制造过程中和制成后受到外部冲击时容易损坏。于是在使上述接合衬底22与IGBT相接合的同时，把该接合衬底22的厚度D6例如制作成340μm厚(200μm以上)。这样，与形成外延层相比，成本低，能获得充分的机械强度，而且，能制成损耗小的高性能IGBT。
图8A～图8D表示图1所示的结构的纵向半导体器件10的制造方法。在制作上述纵向半导体器件10A的情况下，例如图8A所示，准备一种具有600μm厚的n-型晶片(第1导电型半导体衬底(n-型衬底)31。并且，在该晶片31的表面部上形成上述平面栅结构的MOS结构32。也就是说，在n-型晶片31的表面区内，首先用杂质扩散法形成约3μm厚的多个p型基极层12。然后，在n-型晶片31的表面上形成栅绝缘膜15和栅电极16。并且，在上述栅电极16形成前后，在上述n-型晶片31的表面上形成发射极电极14。并且，对上述栅电极16和上述发射电极14进行掩蔽，在上述p型基极层12的表面区内利用杂质扩散法形成n+型发射极层13。这样在n-型晶片31的表面部上形成上述平面栅结构的MOS结构32。
接着，例如图8B所示，利用研磨法等除去上述n-型晶片31的未形成上述MOS结构的32的面的一部分。这样形成上述n-型半导体衬底11。在此情况下，除了上述栅电极16和上述发射极电极14以外的上述n-型半导体衬底11的厚度D1变成60μm。
然后，例如图8C所示，在上述n-型半导体衬底11的未形成上述MOS结构32的面侧，分别形成n+型缓冲器层21和p+型集电极层17。这时，上述n+型缓冲器层21和p+型集电极层17，不是采用外延生长法，而是采用离子注入法来分别形成1μm厚。
这样在形成IGBT之后，例如图8D所示，在上述n-型半导体衬底11的未形成上述MOS结构的面上，与340μm厚的接合衬底22相接触。并且，例如，通过加热使IGBT与上述接合衬底22相接合。
再者，在上述接合衬底22未与上述n-型半导体衬底11相接合的面(非接合面)上，根据需要，形成上述衬底电极23。并且，最后对每个IGBT进行分离/分割，制成上述图1所示的结构的纵向半导体器件10A。
在本实施方式中，在制造纵向半导体器件10A时，使用600μm厚的晶片。因此，不仅在纵向半导体器件10A制成后，而且在制造过程中弯曲和外部冲击也不会损坏晶片，有足够的机械强度。
图9A～图9D表示图1所示结构的纵向半导体器件10A的其他制造方法。在制作上述纵向半导体器件10A的情况下，例如图9A所示，备有600μm厚的p+型晶片(第2导电型半导体衬底(p+衬底))41。并且，在该晶片41的表面上依次形成n+型外延层(第1导电型的缓冲器层)42和n-型外延层(第1导电型半导体衬底)43。在此情况下，上述n+型外延层42的厚度(D3)制成1μm，上述n-型外延层43的厚度(D2+D5)制成58μm。接着，例如图9B所示，在上述n-型外延层43的表面上，形成上述平面栅结构的MOS结构32。
然后，例如图9c所示，利用研磨法等来除去上述p+型晶片41，留下1μm厚度，形成上述p+型集电极层17。这样，形成把上述n-型外延层43作为n-型半导体衬底；把上述n+型外延层42作为n+型缓冲器层的、厚度(D1)为60μm的IGBT。
这样，在形成IGBT后，例如图9D所示，在上述p+型集电极层17上接触340μm厚度的接合衬底22。并且，例如通过加热使IGBT和上述接合衬底22接合在一起。
再者，在上述接合衬底22的不与上述p+型集电极层17相接合的面上根据需要形成上述衬底电极23。并且最后对每个IGBT进行分离/分割，制成上述结构的纵向半导体器件10A。利用这种工艺过程也可以制成与图1所示的纵向半导体器件10A相同结构的纵向半导体器件。
图10～10E表示图1所示结构的纵向半导体器件10A的另一制造方法。在制作上述纵向半导体器件10A的情况下，例如图10A所示，准备具有600μm厚度的p+型晶片(第2导电型半导体衬底(p+衬底))41。并且，在该晶片41的表面上依次形成n+形外延层(第1导电型的缓冲器层)42和n-型外延层(第1导电型的半导体衬底)43。在此情况下，上述n+型外延层42的厚度(D3+D4)为2μm厚，上述n-型外延层43的厚度(D2+D5)为58μm厚。
然后，例如图10B所示，在上述n-型外延层43的表面上形成上述平面栅结构的MOS结构32。
然后，如图10C所示，利用研磨法等除去所有的上述p+型晶片41。
然后，如图10D所示，利用离子注入法在上述n+型外延层42不形成上述n-型外延层43的面上，利用离子注入法形成1μm厚的上述p+型集电极层17。这样，形成厚度(D1)为60μm的IGBT，其中把上述n-型外延层43作为n-型半导体衬底，把上述n+型外延层42作为n+型缓冲器层。
这样，在形成IGBT之后，如图10E所示，使340μm厚的接合衬底22与上述p+型集电极层17相接合。并且，例如，通过加热使IGBT和上述接合衬底22接合起来。
再者，在上述接合衬底22不与上述p+型集电极层17相接合的面上，根据需要形成上述衬底电极23。并且，最后把每个IGBT分离/分离开来，制成上述结构的纵向半导体器件10A。利用这种工艺过程也能获得与图1所示的纵向半导体器件10A相同结构的纵向半导体器件。
此方法与通过除去上述p+型晶片41的一部分而形成1μm厚的p+型集电极层17的上述方法(参见图9A～9D)相比，非常简单。也就是说，在很难用高精度来控制上述p+型集电极层17的厚度的情况下，此方法尤其有效。
图11表示在与本发明第1实施方式有关的纵向半导体器件10A中，使用半导体层作为接合衬底时的例子(纵向半导体器件10A)。
在图11中，在形成了平面栅结构的MOS结构32的n-型半导体衬底11的下部表面(背面侧)上连接集电极电极(第一电极)25。并且，接合衬底22’与该集电极电极25相接合。
在此情况下，作为上述接合衬底22’除了铝等金属外，例如还可以采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其上述接合衬底22’在结构上局部没有用离子注入等形成的杂质扩散层。并且，集电极电极25，例如采用Al等金属或高浓度多晶硅或非晶态硅。
在这种结构的纵向半导体器件10A’中，可以获得与图1所示纵向半导体器件10A大致相同的效果。尤其利用与IGBT相同种类的物质(同一元素)，即硅来形成上述集电极电极25和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果也能控制对热应力等的变形。但是在使IGBT高速工作的情况下，上述集电极电极25和上述接合衬底22’可以使用金属。
图12A和图12B表示图11所示结构的纵向半导体器件10A’的制造方法。在制造上述纵向半导体器件10A’的情况下，利用图8A～8C所示的工艺过程制成IGBT后，(参照图12A)，在n-型半导体衬底11的不形成上述MOS结构32的面上形成集电极电极25。
然后，使340μm厚的接合衬底22’与该集电极电极25未与上述n-型半导体衬底11相接合的面相接触。并且，例如通过加热使上述集电极电极25熔化或扩散。这样一来，通过集电极电极25使IGBT和上述接合衬底22’相接合。(参见图12B)。
再者，在上述接合衬底22’未与上述集电极电极25相接合的面上根据需要来形成上述衬底电极23。并且，最后对每个IGBT进行分离/分割，制成图11所示的结构的纵向半导体器件10A’。
而且，不仅限于用图8A～8C所示的工艺过程而制造的IGBT，作为IGBT，例如也可以使用按照分别示于图9A～9C或图10A～10D的工艺而制造的产品。
<第2实施方式>
图13表示与本发明第2实施方式有关的纵向半导体器件10B的结构例。而且，在此以适用于沟道栅结构的穿通型IGBT的情况为例进行说明。
在图13中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内形成第2导电型的p型基极层12。在上述p型基极层12的表面区内形成多个n+型发射极层13。在上述n-型半导体衬底11的表面上，布置多个发射电极14。上述各个发射极电极14分别被连接在上述p型基极层12和上述n+型发射极层13上。并且，在上述p型基极层12的表面区内，形成多个沟道51。上述各沟道51分别穿过上述n+型发射极层13和上述p型基板层12，形成的深度达到上述n-型半导体衬底11。在上述各个沟道51内，分别通过栅绝缘膜15而埋入栅电极16。这样，在上述n-型半导体衬底11的表面部上形成沟道栅结构的MOS(Metal Oxide Semiconductor)结构33。
另一方面，在上述n-型半导体衬底11的下部(背面)区，即未形成MOS结构33的面侧，形成n+型缓冲器层21和p+型集电极层(载流子注入层)17。这样就实现了所谓沟道栅结构的穿通型IGBT(半导体器件)。其中，利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。该沟道栅结构的穿通型IGBT，其损耗小于上述第1实施方式所示的平面栅结构的穿通型IGBT。
再者，在上述n-型半导体衬底11的下部表面(背面侧)，与接合衬底22相连合。即该接合衬底22被设置成与上述p+型集电极层17相连接。上述接合衬底22例如用铝(Al)等金属(导电性材料)而形成。并且，在该接合衬底22未与上述n-型半导体衬底11相接合的面上根据需要而设置衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10B时与焊锡的接合性优于上述接合衬底22的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属而形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10B形成的整体厚度约为400μm。
在这种结构的纵向半导体器件10B中，在上述n-半导体衬底11的厚度D1例如制成60μm的情况下，也要使接合的上述接合衬底22厚度D6例如为340μm(200μm厚以上)。这样，比形成外延层时成本低，能获得充分的机械强度，而且能制成损耗小的高性能IGBT。
而且，该纵向半导体器件10B在形成时采用的工艺过程大体上与图8A～8D、图9A～9D和图10A～10E中分别表示的工艺过程相同。也就是说，在n-型晶片31的表面区内首先通过杂质扩散而形成3μm厚度的上述p型基极层12。然后，在上述n-型晶片31的表面上，形成发射极电极14。并且，再对该发射极电极14进行掩蔽后在上述p型基极层12的表面区内通过杂质扩散分别形成n+型发射极层13。然后，在上述p型基极层12的表面区内形成沟道51，在该沟道51内埋入栅绝缘膜15和栅电极16。然后，在上述n-型晶片31的表面部形成沟道栅结构的MOS结构33。
然后，同样地进行分别示于图8B～图9C～和图10C～中的工艺过程。这样，很容易实现该纵向半导体器件10B。
图14表示与本发明第2实施方式有关的纵向半导体器件10B采用半导体层作为接合衬底时的例子(纵向半导体器件10B’)。
在图14中，在已形成了沟道栅结构的MOS结构33的n-型半导体衬底11的下部表面(背面侧)上连接集电极电极(第1电极)25。并且，接合衬底22’被连接到该集电极电极25上。在此情况下，上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其接合衬底22’在结构上局部没有用离注入等方法形成的杂质扩散层。并且，集电极电极25，例如采用Al等金属或高浓度的多晶硅或非晶态硅。
在这种结构的纵向半导体器件10B’中，也可以获得与图13所示的纵向半导体器件10B大致相同的效果。尤其利用与IGBT相同种类的物质(同一元素)，即硅来形成上述集电极电极25和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果，也能控制由于热应力等而产生的变形。但是，在使IGBT高速工作时，上述集电极电极25和上述接合衬底22’可以采用金属。
而且，该纵向半导体器件10B’采用与图12A和12B所示的工艺大致相同的工艺很容易形成。
<第3实施方式>
图15表示与本发明第3实施方式有关的纵向半导体器件10C的构成例。而且，在此以适用于平面栅结构的IGBT时为例进行说明。并且，该IGBT是在衬底的一部分上没有设置缓冲器层的非穿通型。
在图15中，在第1导电型n-型半导体衬底(例如单晶硅)11的表面区内形成多个第2导电型的p型基极层12。在上述p型基极层12的表面区内分别形成多个n+型发射极层13。在上述n-型半导体衬底11的表面上布置多个发射极电极14。上述发射极电极14分别连接到上述p型基极层12和上述n+型发射极层13上。并且，在上述n-型半导体衬底11的表面上分别通过栅绝缘膜15来形成多个栅电极16。上述各栅电极16分别与n型半导体衬底11和上述p型基极层12和n+型发射极层13相对应进行设置。这样，在上述n-型半导体衬底11的表面部上形成平面栅结构的MOS(Metal Oxide Semiconductor)结构33。
另一方面，在上述n-型半导体衬底11的下部(背面)区，即上述MOS结构32的非形成面侧上形成p+型集电极层(载流子注入层)17。这样能实现所谓平面栅结构的非穿通型IGBT(半导体器件)。其中，利用载流子在上述n-型半导体衬底11的上下方向移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述p+型集电极层17相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10C时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式情况下，该纵向半导体器件10C，例如形成400μm的总厚度。
在这种构成的纵向半导体器件10C内，例如把IGBT的耐压定为600V时，希望上述n-型半导体衬底11的浓度达到1.5×1014cm-3。
图16表示在IGBT的耐压为600V的情况下对断开时的耐压进行模拟的结果。而且，在此表示把图15中的D5的厚度定为75μm的情况以及定为95μm的情况。从图16中可以看出，希望上述D5的厚度达到95μm，该D5的厚度是从上述n-型半导体衬底11的厚度D1中减去上述p型基极层12的厚度D2和上述p+型集电极层17的厚度D4后的剩余部分。上述D5的厚度若少于95μm，例如为75μm时，在600V以下被击穿，耐压不足。
图17表示对上述IGBT的导通电压进行模拟的结果。图18表示对断开时的损耗(Eoff)进行模拟的结果。而且，在此表示图15中的D5的厚度为120μm的情况以及为95μm的情况。上述D5的厚度若大于95μm，例如为120μm时，从图17中可以年出，发射极和集电极之间的饱和电压、所谓导通电压上升。并且，从图18中可以看出，断开时的损耗增加。也就是说，在该非穿通型IGBT中，与必要的耐压相对应，存在厚度D5的最佳值。
图19表示对上述IGBT的导通电压进行模拟的结果。而且，在此表示上述p型基极层12的厚度D2为3.1μm的情况以及为10μm的情况。从图19中可以看出，上述p型基极层12的厚度D2在能保持耐压的范围内以较薄为好，例如希望达到3μm。若使上述p型基极层12的厚度D2增大，例如达到10μm，则导通状态下的损耗增加。
图20表示对上述IGBT断开时的损耗进行模拟的结果。而且，在此，表示上述p+型集电极层17的厚度D4为1μm的情况以及为10μm的情况。从图20中可以看出，上述p+型集电极层17的厚度D4在导通状态下，在能充分注入载流子的范围内，以薄为好，例如希望达到1μm(深度为10μm以下)。若上述p+型集电极层17的厚度D4增大，例如达到10μm，则断开时的损耗增加。
由于以上情况，在制作耐压600V的平面栅结构的非穿通型IGBT的情况下，把上述n-型半导体衬底11的厚度D1例如定为100μm。这样，不管有无接合衬底22，均能实现损耗小的IGBT。
在此，在利用单晶硅作为上述n-型半导体衬底11材料，来制作耐压的600VIGBT的情况下，如上所述，若把上述n-型半导体衬底11的厚度D1定为100μm，则能实现损耗小的IGBT。但是，在上述n-型半导体衬底11的厚度D1为100μm以下时，机械强度不足。因此，在制造过程中或制成后，受外部冲击，容易损坏。所以，在使上述接合衬底22与IGBT相接合的同时，把该接合衬底22的厚度D6例如定为300μm(200μm厚度以上)。这样，比形成延层时成本低，可以获得充分的机械强度，而且，能制成损耗小的高性能IGBT。
图21A～21D表示图15所示的结构的纵向半导体器件10C的制造方法，在制作上述纵向半导体器件10C的情况下，如图21A所示准备600μm厚的n-型晶片(第1导电型半导体衬底(n-衬底))31。并且，在该晶片31的表面部形成上述平面栅结构MOS结构32。也就是说，在n-型晶片31的表面区内首先通过杂质扩散而形成3μm厚的多个p型基极层12。然后，在n-型晶片31的表面上形成栅绝缘膜15和栅电极16。并且，在形成上述栅电极16前后，在上述n-型晶片31的表面上形成发射极电极14。然后，对该栅电极16和发射极电极14进行掩蔽，在上述p型基极层12的表面区内通过杂质扩散而形成n+型发射极层13。这样，在n-型晶片31的表面部上形成上述平面栅结构的MOS结构32。
随后，如图21B所示，利用研磨等方法除去上述n-型晶片31的不形成上述MOS结构32的面的一部分。这样形成上述n-型半导体衬底11。在此情况下，把上述栅电极16和上述发射极电极14除外的上述n-型半导体衬底11的厚度D1被控制在100μm左右。
其次，如图21C所示、在上述n-型半导体衬底11的未形成上述MOS结构32的面一侧形成p+型集电极层17。这时不是用外延生长法而是用离子注入法来形成1μm厚的上述p+集电极层17。
这样，在形成IGBT后，如图21D的所示，在上述n-型半导体衬底11的未形成MOS结构32的面上接触300μm厚的接合衬底22、并且，例如通过加热使上述IGBT和上述接合衬底22相接合。
再者，在上述接合衬底22的未与上述n-型半导体衬底11相接合的面上根据需要来形成上述衬底电极23。并且，最后对每个IGBT进行分离和分割，制成上述图15所示的结构的纵向半导体器件10C。
在本实施方式中，在制造纵向半导体器件10C时，采用600μm厚的晶片。因此，不仅限于在纵向半导体器件10C制成后，而且在制造过程中也能经受住弯曲和外部冲击，即能确保充分的机械强度。
图22表示与本发明第3实施方式有关的纵向半导体器件10C采用半导体层作为接合衬底时的例子(纵向半导体器件10C’)。
在图22中，在已形成平面栅结构MOS结构32的n-型半导体衬底11的下部表面(背面侧)上，连接集电极电极(第1电极)25。并且接合衬底22’与该集电极电极25相接合。在此情况下，作为上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度p型或n型单晶硅或多晶硅。尤其上述接合衬底22’在结构上局部没有离子注入等的杂质扩散层。并且，集电极电极25例如采用Al等金属或者高浓度的多晶硅或非晶态硅。
这种结构的纵向半导体器件10C’也能获得与图15所示的纵向半导体器件10C大致相同的效果。尤其在利用和IGBT相同种类的物质(同一元素)、即硅来形成上述集电极电极25和上述接合衬底22’的情况下，能使各部分热膨胀系数等物性值相同。其结果，也能控制热应力等所造成的变形。但是，在使IGBT高速工作的情况下，上述集电极电极25和上述接合衬底22’可以采用金属。
<第4实施方式>
图23表示与本发明第4实施方式有关的纵向半导体器件10D的构成例。而且，其中以适用于沟道栅结构的非穿通型的IGBT时为例进行说明。
在图23中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内，形成第2导电型的p型基极层12。在上述p型基极层12的表面区内形成多个n+型发射极层13。在上述n-型半导体衬底11的表面上，布置了多个发射极电极14。上述各发射极电极14分别与上述p型基极层12和上述n+型发射极层13相连接。并且，在上述p型基极层12的表面区内形成多个沟道51。上述各个沟道51分别穿过上述n+型发射极层13和上述p型基极层12，形成的深度达到上述n-型半导体衬底11。在上述各沟道51内，分别通过栅绝缘膜15，埋入了栅电极16。在上述n-型半导体衬底11的表面部上形成沟道栅结构的MOS结构33。
另一方面，在上述n-型半导体衬底11的下部(背面)区内，即MOS结构33的非形成面侧形成了p+型集电极层(离子注入层)17。这样就实现了所谓沟道栅结构的非穿通型的IGBT(半导体器件)，其中利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。该沟道栅结构的非穿通型IGBT，与上述第3实施方式所示的平面栅结构的非穿通型IGBT相比，损耗低。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述p+型集电极层17相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10D时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式情况下，该纵向半导体器件10D，例如形成400m的总厚度。
在这种结构的纵向半导体器件10D中，在上述n-半导体衬底11的厚度D1例如制成100μm的情况下，也要使接合的上述接合衬底22厚度D6例如为300μm(200μm厚以上)。这样，比形成外延层时成本低，能获得充分的机械强度，而且能制成损耗小的高性能IGBT。
而且，该纵向半导体器件10D在形成时采用的工艺过程大体上与图8A～8D、图9A～9D和图10A～10E中分别表示的工艺过程相同。
图24表示在与本发明第4实施方式有关的纵向半导体器件10D中，采用半导体层作为接合衬底的情况下的例子(纵向半导体器件10D’)。
在图24中，在已形成了沟道栅结构的MOS结构33的n-型半导体衬底11的下部表面(背面侧)上连接集电极电极(第1电极)25。并且，接合衬底22’被连接到该集电极电极25上。在此情况下，上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其接合衬底22’在结构上局部没有用离注入等方法形成的杂质扩散层。并且，集电极电极25，例如采有Al等金属或高浓度的多晶硅或非晶态硅。
在这种结构的纵向半导体器件10D’中，也可以获得与图23所示的纵向半导体器件10D大致相同的效果。尤其利用与IGBT相同种类的物质(同一元素)，即硅来形成上述集电极电极25和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果，也能控制由于热应力等而产生的变形。但是，在使IGBT高速工作时，上述集电极电极25和上述接合衬底22’可以采用金属。
<第5实施方式>
图25表示与本发明第5实施方式有关的纵向半导体器件10E的构成例。而且，在此以适用于平面栅结构的穿通型MOSFET时为例进行说明。
在图25中，在第1导电型n-型半导体衬底(例如单晶硅)11的表面区内形成多个第2导电型的p型基极层12。在上述p型基极层12的表面区内分别形成多个n+型源层13’。在上述n-型半导体衬底11的表面上布置多个源电极14’。上述源电极14’分别连接到上述p型基极层12和上述n+型层13’上。并且，在上述n-型半导体衬底11的表面上分别通过栅绝缘膜15来形成多个栅电极16。上述各栅电极16分别与上述n-型半导体衬底11和上述p型基极层12以及n+型源层13相对应进行设置。这样，在上述n-型半导体衬底11的表面部上形成平面栅结构的MOS(Metal Oxide Semiconductor)结构32’。
另一方面，在上述n-型半导体衬底11的下部(背面)区，即上述MOS结构32’的非形成面侧上形成n+型缓冲器层21。这样能实现所谓平面栅结构的穿通型MOSFET(半导体器件)。其中，利用载流子在上述n-型半导体衬底11的上下方向移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述n+型缓冲器层21相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10E时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式情况下，该纵向半导体器件10E，例如形成400μm的总厚度。
在这种构成的纵向半导体器件10E内，例如把MOSFET的耐压定为600V时，希望上述n-型半导体衬底11的浓度达到1.5×1014cm-3。
希望图25中的上述D5的厚度达到55μm，该D5的厚度是从上述n-型半导体衬底11的厚度D1中减去上述p型基极层12的厚度D2和上述p+型缓冲器层21的厚度D3后的剩余部分。上述D5的厚度若少于55μm，例如为35μm时，耐压不足。
上述D5的厚度若大于55μm，例如为70μm时，源漏之间的电阻、即所谓导通电阻上升，断开时的损耗增加。也就是说，在该穿通型MOSFET中，与必要的耐压相对应，存在厚度D5的最佳值。
上述p型基极层12的厚度D2在能保持耐压的范围内以较薄为好，例如希望达到4μm。若使上述p型基极层12的厚度D2增大，例如达到10μm，则导通状态下的损耗增加。
上述n+型缓冲器层21的厚度D3在能保持耐压的范围内以薄为好，例如希望达到约1μm。上述n+型缓冲器层21的厚度D3若增大，例如达到10μm，在上述n+型缓冲器层21的浓度很高的情况下，仍不会使损耗增大。但是较薄时上述n+型缓冲器层21容易形成。
由于以上情况，在制作耐压600V的平面栅结构的穿通型MOSFET的情况下，把上述n-型半导体衬底11的厚度D1例如定为60μm。这样，不管有无接合衬底22，均能实现损耗小的MOSFET。
在此，在利用单晶硅作为上述n-型半导体衬底11材料，来制作耐压600V的MOSFET的情况下，如上所述，若把上述n-型半导体衬底11的厚度D1定为60μm，则能实现损耗小的MOSFET。但是，在上述n-型半导体衬底11的厚度D1为100μm以下时，机械强度不足。因此，在制造过程中或制成后，受外部冲击，容易损坏。所以，在使上述接合衬底22与MOSFET相接合的同时，把该接合衬底22的厚度D6例如定为340μm(200μm厚度以上)。这样，比形成外延层时成本低，可以获得充分的机械强度，而且，能制成损耗小的MOSFET。
图26A～26D表示图25所示的结构的纵向半导体器件10E的制造方法，在制作上述纵向半导体器件10E的情况下，如图26A所示准备600μm厚的n-型晶片(第1导电型半导体衬底(n-衬底))31。并且，在该晶片31的表面部形成上述平面栅结构的MOS结构32。也就是说，在n-型晶片31的表面区内首先通过杂质扩散而形成4μm厚的多个p型基极层12。然后，在n-型晶片31的表面上形成栅绝缘膜15和栅电极16。并且，在形成上述栅电极16前后，在上述n-型晶片31的表面上形成源电极14’。然后，对该栅电极16和源电极14’进行掩蔽，在上述p型基极层12的表面区内通过杂质扩散而形成n+型源13’。这样，在n-型晶片31的表面部上形成上述平面栅结构的MOS结构32’。
随后，如图26B所示，利用研磨等方法除去上述n-型晶片31的不形成上述MOS结构32’的面的一部分。这样形成上述n-型半导体衬底11。在此情况下，把上述栅电极16和上述源电极14除外的上述n-型半导体衬底11的厚度D1被控制在60μm左右。
其次，如图26C所示、在上述n-型半导体衬底11的未形成上述MOS结构32’的面一侧形成n+型缓冲器层21。这时用离子注入法来形成1μm厚的上述n+型缓冲器层21。
这样，在形成MOSFET后，如图26D的所示，在上述n-型半导体衬底11的未形成MOS结构32’的面上接触340μm厚的接合衬底22、并且，例如通过加热使上述MOSFET和上述接合衬底22相接合。
再者，在上述接合衬底22的未与上述n-型半导体衬底11相接合的面上根据需要来形成上述衬底电极23。并且，最后对每个MOSFET进行分离和分割，制成上述图25所示的结构的纵向半导体器件10E。
在本实施方式中，在制造纵向半导体器件10E时，采用600μm厚的晶片。因此，不仅限于在纵向半导体器件10E制成后，而且在制造过程中也能经受住弯曲和外部冲击，即能确保充分的机械强度。
图27表示与本发明第5实施方式有关的纵向半导体器件10E采用半导体层作为接合衬底时的例子(纵向半导体器件10E’)。
在图27中，在已形成平面栅结构的MOS结构32’的n-型半导体衬底11的下部表面(背面侧)上，连接漏电极(第1电极)25。并且接合衬底22’与该漏电极25’相连合。在此情况下，作为上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度p型或n型单晶硅或多晶硅。尤其上述接合衬底22’在结构上局部没有离子注入等的杂质扩散层。并且，漏电极25’例如采用Al等金属或者高浓度的多晶硅或非晶态硅。
这种结构的纵向半导体器件10E’也能获得与图25所示的纵向半导体器件10E大致相同的效果。尤其在利用和MOSFET相同种类的物质(同一元素)、即硅来形成上述漏电极25’和上述接合衬底22’的情况下，能使各部分热膨胀系数等物性值相同。其结果，也能控制热应力等所造成的变形。但是，在使MOSFET高速工作的情况下，上述漏电极25’和上述接合衬底22’可以采用金属。
<第6实施方式>
图28表示与本发明第6实施方式有关的纵向半导体器件10F的构成例。而且，其中以适用于沟道栅结构的穿通型的金属氧化物半导体场效应晶体管MOSFET时为例进行说明。
在图28中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内，形成第2导电型的p型基极层12。在上述p型基极层12的表面区内形成多个n+型源层13’。在上述n-型半导体衬底11的表面上，布置了多个源电极14’。上述各源电极14’分别与上述p型基极层12和上述n+型源层13相连接。并且，在上述p型基极层12的表面区内形成多个沟道51。上述各个沟道51分别穿过上述n+型源层13’和上述p型基极层12，形成的深度达到上述n-型半导体衬底11。在上述各沟道51内，分别通过栅绝缘膜15，埋入了栅电极16。这样，在上述n-型半导体衬底11的表面部上形成沟道栅结构的MOS结构33’。
另一方面，在上述n-型半导体衬底11的下部(背面)区内，即MOS结构33’的非形成面侧形成n+型缓冲器层21。这样就实现了所谓沟道栅结构的穿通型的MOSFET(半导体器件)，其中利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述p+型缓冲器层21相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10F时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10F，例如形成400μm的总厚度。
在这种结构的纵向半导体器件10F中，在上述n-半导体衬底11的厚度D1例如制成60μm的情况下，也要使接合的上述接合衬底22厚度D6例如为340μm(200μm厚以上)。这样，比形成外延层时成本低，能获得充分的机械强度，而且能制成损耗小的MOSFET。
而且，该纵向半导体器件10F在形成时采用的工艺过程大体上与图26A～26D表示的工艺过程相同。
图29表示与本发明第6实施方式有关的纵向半导体器件10F采用半导体层作为接合衬底时的例子(纵向半导体器件10F’)。
在图29中，在已形成了沟道栅结构的MOS结构33’的n-型半导体衬底11的下部表面(背面侧)上连接漏电极(第1电极)25’。并且，接合衬底22’被连接到该漏电极25上。在此情况下，上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其接合衬底22’在结构上局部没有用离注入等方法形成的杂质扩散层。并且，漏电极25’，例如采有Al等金属或高浓度的多晶硅或非晶态硅。
在这种结构的纵向半导体器件10F’中，也可以获得与图28所示的纵向半导体器件10F大致相同的效果。尤其利用与MOSFET相同种类的物质(同一元素)，即硅来形成上述漏电极25’和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果，也能控制由于热应力等而产生的变形。但是，在使MOSFET高速工作时，上述漏电极25’和上述接合衬底22’可以采用金属。
<第7实施方式>
图30表示与本发明第7实施方式有关的纵向半导体器件10G的构成例。而且，在此以适用于平面栅结构的非穿通型MOSFET时为例进行说明。
在图30中，在第1导电型n-型半导体衬底(例如单晶硅)11的表面区内形成多个第2导电型的p型基极层12。在上述p型基极层12的表面区内分别形成多个n+型源层13’。在上述n-型半导体衬底11的表面上布置多个源电极14’。上述源电极14’分别连接到上述p型基极型12和上述n+型源层13’上。并且，在上述n-型半导体衬底11的表面上分别通过栅绝缘膜15来形成多个栅电极16。上述各栅电极16分别与上述n-型半导体衬底11和上述p型基极层12以及n+型源层13’相对应进行设置。这样，在上述n-型半导体衬底11的表面部上形成平面栅结构的MOS(Metal Oxide Semiconductor)结构32’。
这样能实现所谓平面栅结构的非穿通型MOSFET(半导体器件)。其中，利用载流子在上述n-型半导体衬底11的上下方向移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述n-型半导体衬底11相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10G时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10G，例如形成400μm的总厚度。
在这种构成的纵向半导体器件10G内，例如把MOSFET的耐压定为600V时，希望上述n-型半导体衬底11的浓度达到1.5×1014cm-3。
希望图30中的D5的厚度达到95μm，该D5的厚度是从上述n-型半导体衬底11的厚度D1中减去上述p型基极层12的厚度D2后的剩余部分。上述D5的厚度若少于95μm，例如为75μm时，耐压不足。
上述D5的厚度若大于95μm，例如为120μm时，源漏之间的电阻、即所谓导通电阻上升，断开时的损耗增加。也就是说，在该非穿通型MOSFET中，与必要的耐压相对应，也存在厚度D5的最佳值。
上述p型基极层12的厚度D2在能保持耐压的范围内以较薄为好，例如希望达到4μm。若使上述p型基极层12的厚度D2增大，例如达到10μm，则导通状态下的损耗增加。
由于以上情况，在制作耐压600V的平面栅结构的非穿通型MOSFET的情况下，把上述n-型半导体衬底11的厚度D1例如定为99μm。这样，不管有无接合衬底22，均能实现损耗小的MOSFET。
在此，在利用单晶硅作为上述n-型半导体衬底11材料，来制作耐压600V的MOSFET的情况下，如上所述，若把上述n-型半导体衬底11的厚度D1定为99μm，则能实现损耗小的MOSFET。但是，在上述n-型半导体衬底11的厚度D1为100μm以下时，机械强度不足。因此，在制造过程中或制成后，受外部冲击，容易损坏。所以，在使上述接合衬底22与MOSFET相接合的同时，把该接合衬底22的厚度D6例如定为301μm(200μm厚度以上)。这样，比形成延层时成本低，可以获得充分的机械强度，而且，能制成损耗小的MOSFET。
图31A～31C表示图30所示的结构的纵向半导体器件10G的制造方法，在制作上述纵向半导体器件10G的情况下，如图31A所示准备600μm厚的n-型晶片(第1导电型半导体衬底(n-衬底))31。并且，在该晶片31的表面部形成上述平面栅结构的MOS结构32’。也就是说，在n-型晶片31的表面区内首先通过杂质扩散而形成4μm厚的多个p型基极层12。然后，在n-型晶片31的表面上形成栅绝缘膜15和栅电极16。并且，在形成上述栅电极16前后，在上述n-型晶片31的表面上形成源电极14’。然后，对该栅电极16和源电极14’进行掩蔽，在上述p型基极层12的表面区内通过杂质扩散而形成n+型源层13’。这样，在n-型晶片31的表面部上形成上述平面栅结构的MOS结构32’。
随后，如图31B所示，利用研磨等方法除去上述n-型晶片31的不形成上述MOS结构的面的一部分。这样形成上述n-型半导体衬底11。在此情况下，把上述栅电极16和上述源电极14’除外的上述n-型半导体衬底11的厚度D1被控制在99μm左右。
这样，在形成MOSFET后，如图31c所示，在上述n-型半导体衬底11的未形成MOS结构32’的面上接触301μm厚的接合衬底22、并且，例如通过加热使上述MOSFET和上述接合衬底22相接合。
再者，在上述接合衬底22的未与上述n-型半导体衬底11相接合的面上根据需要来形成上述衬底电极23。并且，最后对每个MOSFET进行分离和分割，制成上述图30所示的结构的纵向半导体器件10G。
在本实施方式中，在制造纵向半导体器件10G时，采用600μm厚的晶片。因此，不仅限于在纵向半导体器件10G制成后，而且在制造过程中也能经受住弯曲和外部冲击，即能确保充分的机械强度。
图32表示与本发明第7实施方式有关的纵向半导体器件10G采用半导体层作为接合衬底时的例子(纵向半导体器件10G’)。
在图32中，在已形成平面栅结构MOS的结构32’的n-型半导体衬底11的下部表面(背面侧)上，连接漏电极(第1电极)25’。并且接合衬底22’与该漏电极25’相接合。在此情况下，作为上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度p型或n型单晶硅或多晶硅。尤其上述接合衬底22’在结构上局部没有离子注入等的杂质扩散层。并且，漏电极25’例如采用Al等金属或者高浓度的多晶硅或非晶态硅。
这种结构的纵向半导体器件10G’也能获得与图30所示的纵向半导体器件10G大致相同的效果。尤其在利用和MOSFET相同种类的物质(同一元素)、即硅来形成上述漏电极25’和上述接合衬底22’的情况下，能使各部分热膨胀系数等物性值相同。其结果，也能控制热应力等所造成的变形。但是，在使MOSFET高速工作的情况下，上述漏电极25’和上述接合衬底22’可以采用金属。
<第8实施方式>
图33表示与本发明第8实施方式有关的纵向半导体器件10H的构成例。而且，其中以适用于沟道栅结构的非穿通型的MOSFET时为例进行说明。
在图33中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内，形成第2导电型的p型基极层12。在上述p型基极层12的表面区内形成多个n+型源层13’。在上述n-型半导体衬底11的表面上，布置了多个源电极14’。上述各源电极14’分别与上述p型基极层12和上述n+型源层13’相连接。并且，在上述p型基极层12的表面区内形成多个沟道51。上述各个沟道51分别穿过上述n+型源层13’和上述p型基极层12，形成的深度达到上述n-型半导体衬底11。在上述各沟道51内，分别通过栅绝缘膜15，埋入了栅电极16。这样，在上述n-型半导体衬底11的表面部上形成沟道栅结构的MOS结构33’。
这样就实现了所谓沟道栅结构的非穿通型的MOSFET(半导体器件)，其中利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述n-型半导体衬底11相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10H时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10H，例如形成400μm的总厚度。
在这种结构的纵向半导体器件10H中，在上述n-半导体衬底11的厚度D1例如制成99μm的情况下，也要使接合的上述接合衬底22厚度D6例如为301μm(200μm厚以上)。这样，比形成外延层时成本低，能获得充分的机械强度，而且能制成损耗小的MOSFET。
而且，该纵向半导体器件10H在形成时采用的工艺过程大体上与图31～31C表示的工艺过程相同。
图34表示与本发明第8实施方式有关的纵向半导体器件10H采用半导体层作为接合衬底时的例子(纵向半导体器件10H’)。
在图34中，在已形成了沟道栅结构的MOS结构33’的n-型半导体衬底11的下部表面(背面侧)上连接漏电极(第1电极)25’。并且，接合衬底22’被连接到该漏电极25’上。在此情况下，上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其接合衬底22’在结构上局部没有用离注入等方法形成的杂质扩散层。并且，漏电极25’，例如采有Al等金属或高浓度的多晶硅或非晶态硅。
在这种结构的纵向半导体器件10H’中，也可以获得与图33所示的纵向半导体器件10H大致相同的效果。尤其利用与MOSFET相同种类的物质(同一元素)，即硅来形成上述漏电极25’和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果，也能控制由于热应力等而产生的变形。但是，在使MOSFET高速工作时，上述漏电极25’和上述接合衬底22’可以采用金属。
而且，在上述各实施方式中，作为纵向半导体器件的制造方法，对直接或通过电极使接合衬底与IGBT或MOSFET进行接合的情况进行了说明。但并非仅限于此，例如，也可以如图35A～35C和图36A～36C所示，在使接合衬底接合之后进行MOS结构的形成。
<第9实施方式>
图35A～35C表示与本发明第9实施方式有关的纵向半导体器件的制造方法。在此以图1所示的纵向半导体器件(平面栅结构的穿通型IGBT)10A为例进行说明。
例如，在制造纵向半导体器件10A的情况下，如图35A所示，使600μm厚的接合衬底22与60μm厚的n-型半导体衬底11的未形成该MOS结构32的面相接触。然后，例如通过加热使上述n-型半导体衬底11和上述接合衬底22相接合。
然后，如图35B所示，在上述n-型半导体衬底11的表面区内形成MOS结构32，再形成沟道栅结构的穿通型的IGBT。
这样，在形成IGBT之后，如图35C所示，利用研磨法等来除去上述接合衬底22的未与上述n-型半导体衬底11相接合的面的一部分。这样，形成340μm厚的接合衬底22。
然后，在上述接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极23。并且，最后，对每个IGBT进行分离和分割，制成上述图1所示的结构的纵向半导体器件10A。
<第10实施方式>
图36A～36C表示与本发明第10实施方式有关的纵向半导体器件的制造方法。在此以图11所示的纵向半导体器件(平面栅结构的穿通型IGBT)10A’为例进行说明。
例如，在制造纵向半导体器件10A’的情况下，如图36A所示，使600μm厚的接合衬底22’通过集电极25与60μm厚的n-型半导体衬底11的未形成该MOS结构32的面相接触。然后，例如通过加热使上述集电极电极25和上述接合衬底22’相接合。
然后，如图36B所示，在上述n-型半导体衬底11的表面区内形成MOS结构32，再形成平面栅结构的穿通型的IGBT。
这样，在形成IGBT之后，如图36C所示，利用研磨法等来除去上述接合衬底22的未与集电极电极25相接合的面的一部分。这样，形成340μm厚的接合衬底22’。
然后，在上述接合衬底22’的未与上述集电极电极25相接合的面上，根据需要而形成衬底电极23。并且，最后，对每个IGBT进行分离和分割，制成上述图11所示的结构的纵向半导体器件10A’。
<第11实施方式>
图37表示与本发明第11实施方式有关的纵向半导体器件101的构成例。而且在此以适用于穿通型二极管的情况为例进行说明。
在图37中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内，形成第2导电型的p型半导体层12’。另一方面，在上述n-型半导体衬底11的下部(背面)区，即p型半导体层12’的非形成面侧形成n+型缓冲器层21。这样就实现了所谓穿通型二极管(半导体器件)，其中利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述n+型缓冲器层21相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10I时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式的情况下，该纵向半导体器件10I，例如形成400μm的总厚度。
在这种构成的纵向半导体器件10I内，例如把二极管的耐压定为600V时，希望上述n-型半导体衬底11的浓度达到1.5×1014cm-3。
图37中的厚度D5是从上述n-型半导体衬底11的厚度D1中减去上述p型半导体层12’的厚度D2和上述n+型缓冲器层21的厚度D3后剩余的部分，希望厚度D5为55μm。上述D5的厚度小于55μm，例如为35μm时，耐压不足。当上述D5的厚度大于55μm，例如为70μm时，阳极和阴极之间的电阻，即所谓导通电阻上升，断开时的损耗增加。也就是说，在穿通型的二极管中也随所需耐压的不同而存在厚度D5的最佳值。
上述p型基极层12’的厚度D2在能保持耐压的范围内以较薄为好，例如希望达到4μm。若使上述p型半导体层12’的厚度D2增大，例如达到10μm，则导通状态下的损耗增加。
上述n+型缓冲器层21的厚度D3在能保持耐压的范围内以薄为好，例如希望达到约1μm。上述n+型缓冲器层21的厚度D3若增大，例如达到10μm，在上述n+型缓冲器层21的浓度很高的情况下，仍不会使损耗增大。但是较薄时上述n+型缓冲器层21容易形成。
由于以上情况，在制作耐压600V的穿通型二极管时，把上述n-型半导体衬底11的厚度D1例如定为60μm。这样，不管有无接合衬底22，均能实现损耗小的二极管。
在此，在利用单晶硅作为上述n-型半导体衬底11材料，来制作耐压600V的二极管的情况下，如上所述，若把上述n-型半导体衬底11的厚度D1定为60μm，则能实现损耗小的二极管。但是，在上述n-型半导体衬底11的厚度D1为100μm以下时，机械强度不足。因此，在制造过程中或制成后，受外部冲击，容易损坏。所以，在使上述接合衬底22与二极管相接合的同时，把该接合衬底22的厚度D6例如定为340μm(200μm厚度以上)。这样，比形成外延层时成本低，可以获得充分的机械强度，而且，能制成损耗小的二极管。
图38A～38D表示图37所示的结构的纵向半导体器件101的制造方法，在制作上述纵向半导体器件101的情况下，如图38A所示准备600μm厚的n-型晶片(第1导电型半导体衬底(n-衬底))31。并且，在该晶片31的表面部，首先；通过杂质扩散而形成4μm厚的p型半导体12’。
随后，如图38B所示，利用研磨等方法除去上述n-型晶片31的不形成上述p型半导体层12’的面的一部分。这样形成上述n-型半导体衬底11。在此情况下，把包含p型半导体层12’上述n-型半导体衬底11的厚度D1控制在60μm左右。
其次，如图38C所示、在上述n-型半导体衬底11的未形成上述p型半导体层12’的面一侧用离子注入法来形成1μm厚的上述n+缓冲器层21。
这样，在形成二极管后，如图38D的所示，在上述n+型缓冲器层21上连接340μm厚的接合衬底22、并且，例如通过加热使上述二极管和上述接合衬底22相接合。
再者，在上述接合衬底22的未与上述n+型缓冲器层21相接合的面上根据需要来形成上述衬底电极23。并且，最后对每个二极管进行分离和分割，制成上述图37所示的结构的纵向半导体器件101。
在本实施方式中，在制造纵向半导体器件101时，采用600μm厚的晶片。因此，不仅限于在纵向半导体器件101制成后，而且在制造过程中也能经受住弯曲和外部冲击，即能确保充分的机械强度。
图39表示与本发明第11实施方式有关的纵向半导体器件101采用半导体层作为接合衬底时的例子(纵向半导体器件10I’)。
在图39中，在已形成n+型缓冲器层21的n-型半导体衬底11的下部表面(背面侧)上，连接电极(第1电极)25”。并且接合衬底22’与该电极25”相接合。在此情况下，作为上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度p型或n型单晶硅或多晶硅。尤其上述接合衬底22’在结构上局部没有离子注入等的杂质扩散层。并且，电极25”例如采用Al等金属或者高浓度的多晶硅或非晶态硅。
这种结构的纵向半导体器件10I’也能获得与图37所示的纵向半导体器件10I大致相同的效果。尤其在利用和二极管相同种类的物质(同一元素)、即硅来形成上述电极25”和上述接合衬底22’的情况下，能使各部分热膨胀系数等物性值相同。其结果，也能控制热应力等所造成的变形。但是，在使二极管高速工作的情况下，上述电极25”和上述接合衬底22’可以采用金属。
<第12实施方式>
图40表示与本发明第12实施方式有关的纵向半导体器件10J的构成例。而且，其中以适用于非穿通型二极管时为例进行说明。
在图40中，在第1导电型的n-型半导体衬底(例如单晶硅)11的表面区内，形成第2导电型的p型半导体层12’。这样就实现了所谓非穿通型二极管(半导体器件)，其中利用载流子在上述n-型半导体衬底11的上下方向上移动而进行导电。
再有，在上述n-型半导体衬底11的下部表面(背面侧)上连接接合衬底22。即该接合衬底22被设置成与上述n-型半导体衬底11相连接。上述接合衬底22利用铝(Al)等金属(导电性材料)来形成。并且，在该接合衬底22的未与上述n-型半导体衬底11相接合的面上，根据需要而形成衬底电极(第2电极)23。但是，上述衬底电极23，例如利用在安装本纵向半导体器件10J时与焊锡的接合性比上述接合衬底22好的镍(Ni)或金(Au)等来形成。也就是说，在上述接合衬底22利用与焊锡的接合性良好的金属来形成的情况下，不一定需要设置上述衬底电极23。
在本实施方式情况下，该纵向半导体器件10J，例如形成400μm的总厚度。
在这种结构的纵向半导体器件10J中，在上述n-半导体衬底11的厚度D1例如制成99μm的情况下，也要使接合的上述接合衬底22厚度D6例如为301μm(200μm厚以上)。这样，比形成外延层时成本低，能获得充分的机械强度，而且能制成损耗小的二极管。
而且，该纵向半导体器件10J在形成时采用的工艺过程大体上与图38A～38D表示的工艺过程相同。
图41表示与本发明第12实施方式有关的纵向半导体器件10J采用半导体层作为接合衬底时的例子(纵向半导体器件10J’)。
在图41中，在已形成了p型半导体层12’的n-型半导体衬底11的下部表面(背面侧)上连接电极(第1电极)25”。并且，接合衬底22’被连接到该电极25”上。在此情况下，上述接合衬底22’除采用Al等金属外，例如还采用作为导电性材料的高浓度的p型或n型单晶硅或多晶硅。尤其接合衬底22’在结构上局部没有用离注入等方法形成的杂质扩散层。并且，电极25”，例如采有Al等金属或高浓度的多晶硅或非晶态硅。
在这种结构的纵向半导体器件10J’中，也可以获得与图40所示的纵向半导体器件10J大致相同的效果。尤其利用与二极管相同种类的物质(同一元素)，即硅来形成上述电极25”和上述接合衬底22’的情况下，能使各部分的热膨胀系数等物性值相同。其结果，也能控制由于热应力等而产生的变形。但是，在使二极管高速工作时，上述漏电极25”和上述接合衬底22’可以采用金属。
虽然本发明是以一种优选的方式进行叙述说明的，但可在本揭示的精神和范围内可作进一步的修改。因此，本申请意图涵盖任何利用本发明的一般原则的变化、使用或更改、替换。并且，本申请意图涵盖任何由本说明书出发，但在本发明相关技术的已知或惯常作法范围内的变化。
权利要求
1.一种半导体器件，其特征在于具有半导体元件，其结构是利用载流子在半导体衬底的上下方向移动而进行导电；以及接合衬底，其是用于对上述半导体元件付与机械强度、而与上述半导体衬底的下面相接合的。
2.如权利要求1所述的半导体器件，其特征在于上述接合衬底直接与上述半导体衬底相接合。
3.如权利要求2所述的半导体器件，其特征在于上述接合衬底是由导电性材料构成的。
4.如权利要求3所述的半导体器件，其特征在于上述导电性材料是金属。
5.如权利要求1所述的半导体器件，其特征在于在上述接合衬底的与上述半导体衬底的非接合面上设置第1电极。
6.如权利要求1所述的半导体器件，其特征在于上述接合衬底通过第2电极而与上述半导体衬底相接合。
7.如权利要求6所述的半导体器件，其特征在于上述接合衬底是由导电性材料构成的。
8.如权利要求7所述的半导体器件，其特征在于上述导电性材料是金属。
9.如权利要求7所述的半导体器件，其特征在于上述导电性材料是硅。
10.如权利要求9所述的半导体器件，其特征在于上述硅具有局部没有杂质扩散层的结构。
11.如权利要求6所述的半导体器件，其特征在于上述第2电极是金属。
12.如权利要求6所述的半导体器件，其特征在于上述第2电极是硅。
13.如权利要求1所述的半导体器件，其特征在于上述半导体元件具有100μm以下的厚度。
14.如权利要求13所述的半导体器件，其特征在于上述半导体元件是二极管。
15.如权利要求1所述的半导体器件，其特征在于上述接合衬底具有200μm以上的厚度。
16.一种半导体器件，其特征在于具有第1主电极；接合衬底，其形成在上述第1主电极上；半导体层，其形成在上述接合衬底上；基极层，其形成在上述半导体层的第1主面侧的表面上；杂质扩散层，其形成在上述基极层表面上；第2主电极，其连接在上述杂质扩散层和上述基极层上；以及栅电极，其是位于上述半导体层和上述扩散层之间，在上述基极层表面上对绝缘膜进行夹持而被形成的。
17.如权利要求16所述的半导体器件，其特征在于上述接合衬底由导电性材料构成。
18.如权利要求17所述的半导体器件，其特征在于上述导电性材料是金属。
19.如权利要求17所述的半导体器件，其特征在于上述导电性材料是硅，该硅具有局部没带有杂质扩散层的结构。
20.如权利要求16所述的半导体器件，其特征在于半导体层具有100μm以下的厚度。
21.一种半导体器件，其特征在于具有第1主电极；半导体层，其形成在上述第1主电极上；基极层，其形成在上述半导体层的第1主面侧的表面上；杂质扩散层，其形成在上述基极层表面上；第2主电极，其连接在上述杂质扩散层和上述基极层上；栅电极，其位于上述半导体层和上述扩散层之间，在上述基极层表面上对绝缘膜进行夹持而被形成的；以及接合衬底，其与上述第1主电极的下面相接合。
22.如权利要求21所述的半导体器件，其特征在于上述接合衬底由导电性材料构成。
23.如权利要求22所述的半导体器件，其特征在于上述导电性材料是金属。
24.如权利要求22所述的半导体器件，其特征在于上述导电性材料是硅。
25.如权利要求24所述的半导体器件，其特征在于上述硅具有局部没有杂质扩散层的结构。
26.如权利要求21所述的半导体器件，其特征在于上述第2主电极是金属。
27.如权利要求21所述的半导体器件，其特征在于上述第2主电极是硅。
28.如权利要求21所述的半导体器件，其特征在于上述半导体层具有100μm以下的厚度。
全文摘要
本发明公开的半导体器件，其具有一种其结构是利用载流子在半导体衬底的上下方向移动而进行导电的半导体元件。并且，该半导体器件具有一种为增加上述半导体元件的机械强度而与上述半导体衬底相接合的接合衬底。
文档编号H01L29/732GK1402356SQ02142268
公开日2003年3月12日 申请日期2002年8月29日 优先权日2001年8月29日
发明者田中雅浩 申请人:株式会社东芝