专利名称：铁电体电容器及其制造方法
技术领域：
本发明涉及适宜于铁电体非易失性存储器(FRAM(ラムトロン国际公司的注册商标))等的铁电体电容器及其制造方法。
背景技术：
在计算机的主存储装置中正在使用动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)等易失性存储器。易失性存储器仅仅在供电期间可以保持数据，一旦停止供电，所存储的数据就消失。对于此，作为可以自由改写且即使停止供电数据也不会消失的非易失性存储器，近来，人们正在关注使用铁电体膜的铁电体随机存取存储器(下称“FeRAM”)。FeRAM除了是一种非易失性存储器之外，还具有耗电少且可高度集成化的优点。
在原来的FeRAM中，设置有像图15所示的那种将铁电体膜203夹在两个电极202和204之间而构成的铁电体电容器(以下也叫做“FeCap”)205。FeCap205经绝缘膜等(未图示)被形成在例如半导体衬底201的上方。该FeCap205构成FeRAM的功能上的中心部。FeCap也被用于传感器。夹住铁电体膜203的两个电极202和204也分别叫做上部电极和下部电极。
关于铁电体膜及电极的材料，正在进行多方面的研究，并提出了种种方案。在铁电体膜203中，主要使用Pb(Zr，Ti)O3(以下也叫做“PZT”)、(Bi，La)4Ti3O12、SrBi2Ta2O9等。
作为上部电极，主要使用由Pt膜构成的膜，但是对于由SrRuO3膜和Pt膜的层叠膜构成的膜、由(La，Sr)CoO3膜或IrO2膜这样的导电性氧化膜构成的膜等也在进行研究。
为了提高这种FeRAM的存储密度，FeCap的特性必须稳定，作为FeCap的一个重要的特性，例如有极化特性，该极化特性例如会因铁电体膜的疲劳而降低，铁电体膜经历多次施加切换电场就产生这种疲劳。目前要求具有耐受施加1012次切换电场的特性，但是将来就要考虑要求具有耐受施加1015次切换电场的特性。对FeCap还要求漏电流要小。
但是，在使用SrRuO3膜和Pt膜的叠层膜构成的上部电极的情况下，由于SrRuO3膜本身不起电极的作用，所以必须采用与Pt膜的叠层结构。因此，与仅由Pt膜构成的上部电极相比，制造工序数多，制造时间长。
在使用(La，Sr)CoO3膜或IrO2膜这样的导电性氧化膜构成的膜的情况下，虽然有报告说难以产生疲劳，但是并不清楚其机构，实际上并未判明是否难以产生疲劳。
另外，虽然也在研究由PZT构成的铁电体膜和由IrO2膜构成的上部电极的组合(专利文献4和5以及非专利文献1～3)，但是未得到满意的特性，还希望进一步提高特性。再者，按专利文献4和5记载的方法，在使铁电体膜结晶之后，必须除掉其表层，所以制造工序繁杂。
(专利文献1)特开2001-127262号公报(专利文献2)特开2000 260954号公报(专利文献3)美国专利US 5,270,298号说明书(专利文献4)特开平10-341010号公报(专利文献5)美国专利US 6,472,229号说明书(非专利文献1)T.Nakamura，et al.，Jpn.J.Appl.Phys.，33，5207(1994)(非专利文献2)K.Kushida-Abdekghafar，et al.，J.Appl.Phys.，85，1069(1999)(非专利文献3)T.Sakoda，，et al.，Jpn.J.Appl.Phys.，40，2911(2001)发明内容鉴于这样的问题，本发明的目的在于提供一种结构简单同时能够得到高的抗疲劳特性的铁电体电容器及其制造方法。
本申请的发明人潜心研究的结果找到了如下所示的发明的诸方式。
本发明的铁电体电容器具有下部电极、形成在所述下部电极上的铁电体膜和形成在所述铁电体膜上由导电性化合物构成的上部电极。在本发明中，构成所述导电性化合物的正离子还存在于所述铁电体膜中。
按照本发明的铁电体电容器的制造方法，首先在下部电极上形成铁电体膜；然后在所述铁电体膜上形成由导电性化合物构成的上部电极；再通过退火，使构成所述导电性化合物的正离子扩散到所述铁电体膜中。
本发明中，因为在铁电体膜中也包含构成上部电极的导电性化合物的正离子，所以漏电流大。众所周知，一般，在具备由导电性化合物构成的电极的铁电体电容器中，漏电流越大，抗疲劳特性就越好。因此，在本发明中，能够得到良好的抗疲劳特性。
图1A至图1G是按工艺顺序表示本发明的实施例的铁电体电容器的制造方法的断面图。
图2是表示进行100秒时间的漏电流测定的结果的曲线图。
图3是表示进行100秒时间的漏电流测定的结果的曲线图。
图4是表示进行低电压下的极化测定的结果的曲线图。
图5是表示进行极化保留(retention)的测定结果的曲线图。
图6是表示进行抗疲劳特性测定的结果的曲线图。
图7是表示对Ir的SIMS的结果的曲线图。
图8是表示对各元素的SIMS的结果的曲线图。
图9A是第一试料的结构断面图，图9B是第一试料中的Ir浓度分布曲线图。
图10A是表示第一试料的断面的透过式电子显微镜照片的图，图10B是图10A中的各点上的Ir浓度曲线图。
图11是测定极化保留时的施加电压的示例图。
图12A是表示第一试料的PZT膜表面的AFM照片的图，图12B是表示沿图12A中的线段I-I的断面上的表面凹凸程度的曲线图。
图13A是表示第二试料的PZT膜表面的AFM照片的图，图13B是表示沿图13A中的线段II-II的断面上的表面凹凸程度的曲线图。
图14是铁电体存储器的整体结构断面图。
图15是铁电体电容器的结构断面图。
图16A和图16B是表示本发明实施例中的PZT膜的形状变化的断面图。
具体实施例方式
以下参照附图具体说明本发明的实施例的铁电体电容器及其制造方法。为方便起见，这里同时说明铁电体电容器的构造和铁电体电容器的制造方法。本实施例中说明的是制造包含铁电体电容器的铁电体存储器。图1A至图1G是按工艺顺序表示本发明的实施例的铁电体电容器的制造方法的断面图。
首先，如图1A所示，在硅片衬底等半导体衬底11的表面上按例如STI(浅沟分离)形成元件分离区12；然后在由元件分离区12划分的元件活性区内，在半导体衬底11的表面上形成阱13；接着在阱13的表面上形成栅极绝缘膜17、栅极电极18、硅化物层19、低浓度扩散层15、侧壁20和高浓度扩散层16，由此形成MOS晶体管14。虽然在各MOS晶体管14中形成两个高浓度扩散层16用于源极和漏极，但是其中一方由两个MOS晶体管14共有。
接下来，在整个面上形成氮氧化硅膜21，以覆盖MOS晶体管14；再用例如有机CVD法在整个面上形成氧化硅膜22，为了在形成氧化硅膜22时防止栅极绝缘膜17等的氢劣化而形成氮氧化硅膜21。然后，在氧化硅膜22和氮氧化硅膜21上形成通达各高浓度扩散层16的接点孔，从而使插塞接触部开口。在接点孔内形成由50nm的TiN膜和30nm的Ti膜构成的叠层膜作为粘合膜23，之后，例如用CVD法埋入W膜，再进行CMP(化学机械研磨)将其研平，从而形成W插塞24。
然后，如图1B所示，在整个面上顺序形成Ir膜25a、IrOy膜(Ir氧化膜)25b、PZT膜26和IrOx膜27(1＜x＜2、1＜y＜2)。这时，关于PZT膜26的组分，使Pb量对Zr量和Ti量过剩。即，Pb量、Zr量、Ti量分别表示为[Pb]、[Zr]、[Ti]时，不等式[Pb]/([Zr]+[Ti])＞1成立。
接着，如图1C所示，用构图和蚀刻技术加工Ir膜25a、IrOx膜25b、PZT膜26和IrOx膜27，由此形成以IrOx膜27为上部电极、以Ir膜25a和IrOx膜25b为下部电极，并在它们之间夹上PZT膜26的堆垛结构的铁电体电容器。在这种加工中，使用例如等离子体TEOS(tetraethyl orthosilicate原硅酸四乙酯)膜和TiN膜的叠层膜(未图示)作为硬掩膜，将Ir膜25a、IrOx膜25b、PZT膜26和IrOx膜27一起蚀刻掉。
然后，通过进行退火，恢复在形成IrOx膜27时等在PZT膜26内产生的损伤，同时使IrOx膜27中的Ir扩散到PZT膜26中，结果，扩散到PZT膜26内的Ir集中在IrOx膜27和PZT膜26的界面上以及PZT膜26中的晶粒边界上，这些地方的Ir浓度就高于晶粒内的Ir浓度。本实施例中，在图1B所示的工序中，例如在常温下用溅射法使PZT膜26形成为非晶质状态。在这种状态下，如图16A所示，PZT膜26的表面平坦度比较高。通过上述的退火使PZT膜26结晶，同时，如图16B所示，沿其晶粒边界在表面上形成微小的沟槽26a，从而使平坦度降低。PZT膜26的组分随之朝其面内和膜厚方向变动。使用该效果，即使对于具有在低电压下动作的膜厚的铁电体电容器来说，也能够控制其组分来获得所期望的极化特性。
然后，如图1D所示，在整个面上形成覆盖铁电体电容器的氧化铝保护膜28，例如可以用CVD法来形成氧化铝保护膜28。
接着，如图1E所示，在整个面上形成层间绝缘膜29之后，进行CMP将其研平。作为层间绝缘膜29，例如使用HDP(High Density Plasma高浓度等离子体)CVD装置形成氧化硅膜；也可以形成TEOS氧化膜作为层间绝缘膜29。进行CMP后的剩余膜厚例如在上部电极27上为300nm。
如图1F所示，用构图和蚀刻技术在层间绝缘膜29和氧化铝保护膜28上形成连接在两个MOS晶体管14所共有的高浓度扩散层16上的通达W插塞24的接点孔。然后，在该接点孔内形成作为粘合膜30的例如50nm的TiN膜之后，用例如CVD法埋入W膜，并进行CMP(化学机械研磨)将其研平，从而形成W插塞31。其后，例如在350℃下将层间绝缘膜29和W插塞31的表面暴露在N2等离子体内，该等离子体处理的时间例如是120秒。
接着，在整个面上形成W抗氧化膜(未示出)，可以使用例如SiON膜作为W抗氧化膜，其厚度为约100nm。如图1G所示，用构图和蚀刻技术在W抗氧化膜和层间绝缘膜29上形成通达作为上部电极的IrOx膜27的接点孔。然后实施用来恢复因蚀刻造成的损伤的退火处理，该退火处理也可以在例如550℃下O2气氛的炉内进行退火，退火时间例如为60分钟。进行过退火之后，将W抗氧化膜腐蚀掉。
然后，按顺序堆积粘合膜、布线材料膜和粘合膜，可以形成例如厚度为70nm的TiN膜与5nm的Ti膜的叠层膜作为下层粘合膜；可以形成例如厚度为400nm的Al-Cu合金膜作为布线材料膜；可以形成例如厚度为30nm的TiN膜与60nm的Ti膜的叠层膜作为上层粘合膜。
接下来，在上层粘合膜上涂敷形成防反射膜，再涂敷抗蚀膜。接着加工抗蚀膜，将其整合为布线图形，以加工后的抗蚀膜作为掩膜蚀刻防反射膜、上层粘合膜、布线材料膜和下层粘合膜。可以使用例如SiON膜作为防反射膜，其厚度为例如约30nm。如图1G所示，用这样的蚀刻来形成粘合膜32、布线33和粘合膜34。
然后，再进行层间绝缘膜的形成、插塞的形成以及从下面形成第二层以后的布线。并且形成由例如TEOS氧化膜和SiN膜构成的覆盖膜，从而完成具有铁电体电容器的铁电体存储器。
这样，在本实施例中，使PZT膜26中的Pb量过剩同时进行退火，从而把从组分偏离化学计量组分(IrO2)的IrOx膜27中的Ir扩散到PZT膜26中。结果，在膜26中生成导电通路，与把Pt膜作为上部电极的FeCap相比，增大了漏电流。众所周知，一般，在具备由导电性氧化膜构成的电极和PZT膜等铁电体膜的铁电体电容器中，漏电流越高就越难以产生疲劳。因此，按照本实施例，可以说能够得到良好的抗疲劳特性。虽然在对铁电体其他特性不产生坏影响的范围内可以适量容许铁电体电容器中的漏电流，但是漏电流大到某种程度，抗疲劳特性就趋于饱和状态。所以，如果漏电流并未大到理想的状态，而抗疲劳特性就达到了期望的值，就不必再增大漏电流。
上部电极也可以不由一层导电性化合物膜构成，例如，也可以由形成在铁电体膜上的IrO14膜与其上形成的IrO2膜构成的叠层膜来构成上部电极。这时，IrO1.4膜和IrO2膜的厚度例如分别为50nm、150nm至200nm左右，但并不限定于这些值。
不特别限定铁电体膜和上部电极的材料，例如可以使用Ir氧化膜或Ba氧化膜等导电性氧化膜作为上部电极。这时，这些组分最好偏离用化学计量表示的组分。可以使用Pb(Zr，Ti)O3膜、(Ba，Sr)TiO3膜或(Bi，La)4Ti3O12膜等作为铁电体膜。但是，在使用Pb(Zr，Ti)O3膜的情况下，必须使Pb达到过剩；在使用(Ba，Sr)TiO3膜的情况下，必须使Ba达到过剩；在使用(Bi，La)4Ti3O12膜的情况下，必须使Bi达到过剩。在上部电极中，最好含有总量10质量％以下的Pb和Sr等正离子或不纯物，适量含有正离子和/或不纯物能够进一步提高本发明得到的效果。
另外，也不特别限定下部电极的材料，下部电极可以由Pt膜、Ir膜或IrOy膜等构成。
下面说明本发明人实际进行的种种实验的结果。这里，对于两种试料进行了实验，一种试料(第一试料)是具有用IrO1.4膜(IrO2膜与Ir膜的混合物)构成的上部电极和Pb过剩的PZT膜并在制造工序中将上部电极中Ir扩散到了PZT膜中的FeCap；另一种试料(第二试料)是具有用IrO2膜构成的上部电极和Pb量与Zr量和Ti量均衡的PZT膜的FeCap。上部电极的厚度都是200nm。
在形成第一和第二试料的PZT膜时，与图1A至图1G所示的实施例一样，通过退火使在常温下形成的非晶质状态的膜结晶。但是，在第一试料中，对非晶质状态的PZT膜实施约580℃的RTA之后形成IrOx膜，然后进行结晶退火；而在第二试料中，对非晶质状态的PZT膜在约725℃的高温下实施RTA之后形成IrO2膜，然后进行退火。因此，如后所述，在实施RTA后，在第一试料中，PZT膜几乎不结晶，其表面比较平坦，但是在第二试料中，通过RTA使PZT膜结晶，在其表面上形成沿晶粒边界的微小沟槽，其表面比第一试料粗。在形成IrO2膜时，IrO2膜填入沟槽内侧。
首先说明X射线衍射进行分析的结果，PZT的结晶构造是钙钛矿结构，其晶系是正方晶系。对于第一试料，求出c轴长度与a轴长度之比值(c/a)时，比值(c/a)是1.0036；而第二试料中的比值(c/a)是1.008。认为Ir向PZT膜中的扩散使比值(c/a)降低。居里温度都是325℃。
然后说明进行100秒漏电流的测定结果，如图2和图3所示，与第二试料的漏电流相比，第一试料的漏电流大幅度地提高了。因此认为第一试料提高了抗疲劳特性。而且，在图2所示的曲线与图3所示的曲线中，PZT膜中的Pb含量不同，图2所示的曲线的PZT膜中的Pb含量高约2～3％。
接下来，说明进行低电压下的极化测定的结果，如图4所示，与第二试料相比，第一试料的极化高。特别是在施加电压为约1.5V至2.0V时，第一试料与第二试料的差别很大。另外，在实际使用的电压(约3V)下，第一试料对施加电压变动的的极化变化小。这表示第一试料对施加电压的稳定性良好。图4中的●表示对第一试料的上部电极施加正电压时得到的结果，■表示对第一试料的上部电极施加负电压时得到的结果；○表示对第二试料的上部电极施加正电压时得到的结果，□表示对第二试料的上部电极施加负电压时得到的结果。
下面说明进行极化保留测定时得到的结果。如图5所示，第一试料的归一化极化(极化保留)比第二试料的归一化极化高。图5中的单点划线表示对第一试料的上部电极施加正电压时得到的结果，虚线表示对第一试料的上部电极施加负电压时得到的结果；实线表示对第二试料的上部电极施加正电压时得到的结果，双点划线表示对第二试料的上部电极施加负电压时得到的结果。
然后，说明进行抗疲劳特性测定的结果。如图11所示，在这种测定中，在上部电极与下部电极之间重复施加正负脉冲电压，测定脉冲间隔(时间τ)与极化的关系。τ的值取150n秒和1秒，电压施加时间t1取为150n秒。结果，如图6所示，在第二试料中，翻转次数超过108次时，产生疲劳，极化量下降；而在第一试料中，即使翻转次数超过1012次，也未产生疲劳。
下面来说明进行SIMS(二次离子质量分析)的结果。如图7所示，第一试料的Ir从PZT膜的表面一直扩散到更深的深度。虽然图7中示出在第二试料中PZT膜内也存在Ir，但是，这并不是Ir扩散的结果，如上所述，这是因为第二试料中在PZT膜内存在沿PZT晶粒边界的微小沟槽，上部电极填入到其中。
图8表示的是对第一试料进行SIMS(二次离子质量分析)的详细结果。如图8所示，可以确认Ir扩散到了PZT膜内以及在PZT膜中的Ir量的变化。
接着用图9A和图9B说明第一试料和第二试料的漏电流特性的差别。这里，如图9A所示，在第一试料中，设置由Pt膜构成的下部电极51、Pb过剩的PZT膜52和由IrOx膜构成的上部电极53，并在形成IrOx膜后进行退火。在这样的第一试料中，退火时，Ir从组分偏离化学计量组分的IrOx膜向PZT膜内扩散，如图9B所示，Ir集中在与PZT膜52中的上部电极53的界面和PZT膜52中的晶粒边界54，这些地方的Ir浓度比晶粒内部高。结果，漏电流上升，同时抗疲劳特性提高。图9B所示的这种Ir浓度的分布例如可以用SIMS来取得。
相对于此，在第二试料中PZT膜内不存在过剩的Pb，并且上部电极由IrO2膜构成，所以Ir不扩散到PZT膜中。因此，漏电流不上升，抗疲劳特性也不提高。
图10A是表示第一试料的透过式电子显微镜照片的图，图10B是图10A中的各点的Ir浓度曲线图。图10B所示的曲线是用TEM-EDX(能量分散型X射线装置)测定得到的结果。如图10A和图10B所示，在晶粒内，基本上测定不出Ir从上部电极(IrOx膜)向PZT膜内的扩散，而在晶粒的边界上，确认Ir从上部电极扩散到了PZT膜内。测定界限以下的Ir浓度的值可靠性差，在图10B中，深度越深晶粒内的Ir浓度就越高，但这是在测定误差范围内。
下面说明用原子力显微镜(AFMAtomic Force Microscope)观察PZT膜表面的结果。图12A是表示第一试料的PZT膜的表面的AFM照片的图，图12B是沿图12A的线段I-I的断面上的表面凹凸的程度的曲线，图13A是表示第二试料的PZT膜的表面的AFM照片的图，图13B是沿图3A的线段II-II的断面上的表面凹凸的程度的曲线。比较图12A和图12B与图13A和图13B就可知第一试料比第二试料的表面凹凸小。这是因为在制作第一试料时，在非晶质状态下形成PZT膜之后使其结晶，而在制作第二试料时，是在用MOCVD法使PZT膜结晶的状态下形成PZT膜。图12A和图13A所示的照片是在形成PZT膜后形成上部电极之前拍摄的。
然后说明采用上述的实施例的铁电体存储器的整体结构，图14是铁电体存储器的整体结构的断面图。
在半导体衬底101的表面上有选择地形成元件分离绝缘膜102，在用元件分离绝缘膜102划分的区域内形成MOS晶体管103。在MOS晶体管103内设置低浓度扩散层104、高浓度扩散层105、硅化钛膜106、栅极绝缘膜107、栅极电极108、硅化钨膜109和侧壁110。然后形成覆盖元件分离绝缘膜102和MOS晶体管103的氮氧化硅膜128，再在其上形成氧化硅膜111作为层间绝缘膜。
在氧化硅膜111上有选择地形成下部电极112，在其上顺序层叠铁电体膜113和上部电极114。铁电体膜113由Pb过剩的PZT膜构成，上部电极114由例如Ir1.4膜构成，进行退火使Ir1.4膜内的Ir扩散到铁电体膜113中。俯视看时，铁电体膜113比下部电极112小，上部电极114比铁电体膜113小。下部电极112、铁电体膜113和上部电极114构成铁电体电容器。形成包裹该铁电体电容器的膜115，另外，形成氧化硅膜116作为覆盖该铁电体电容器等的层间绝缘膜。
氧化硅膜116和膜115上形成通达下部电极112的孔，并在氧化硅膜116和111上形成通达硅化钛膜109的孔。在这些孔内埋入钨膜117。在氧化硅膜116和膜115上还形成通达上部电极114的孔，然后在氧化硅膜116上形成与钨膜117接触的布线层118。该布线层118的一部分经通达上部电极114的孔也与上部电极114接触。因此，上部电极114和MOS晶体管103的高浓度扩散层105就经布线层118连接起来。在氧化硅膜116上形成氧化硅膜119作为覆盖布线层118的层间绝缘膜。
在氧化硅膜119上形成通达布线层118的孔，在该孔内埋入钨膜120。在氧化硅膜119上形成接触钨膜120的布线层121；在氧化硅膜119上形成氧化硅膜122作为覆盖布线层121的层间绝缘膜。
在氧化硅膜122上形成通达布线层121的孔，在该孔内埋入钨膜123。在氧化硅膜122上形成接触钨膜123的布线层124；在氧化硅膜122上顺序形成覆盖布线层124的衬垫氧化硅膜125和衬垫氮化硅膜126。然后在衬垫氮化硅膜126上形成例如聚酰亚胺制的封止膜127。
专利文献4中虽然记载了PZT中存在Ir那样的SIMS的结果的曲线，但是，用专利文献4记载的方法是在形成上部电极之前有意识地除掉PZT膜的过剩Pb存在的部分，所以，不会产生本发明中出现的那种Ir的扩散，只不过出现SIMS特有的误差而已。
产业上的可利用性如上面的详述，按照本发明，能够得到良好的抗疲劳特性。这是因为一般在具备由导电性化合物构成的电极的铁电体电容器中，漏电流越大抗疲劳特性就提高，而在本发明中，由于在铁电体膜中也包含构成上部电极的导电性化合物的正离子，所以漏电流大。
权利要求
1.一种铁电体电容器，其特征在于，具有下部电极、形成在所述下部电极上的铁电体膜、以及形成在所述铁电体膜上并由导电性化合物构成的上部电极；构成所述导电性化合物的正离子也存在于所述铁电体膜中。
2.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜中的晶粒边界中的所述正离子的浓度高于所述铁电体膜中的晶粒内的浓度。
3.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜中的所述正离子的浓度离所述上部电极越远浓度越低。
4.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜由含有过剩的Pb的Pb(Zr，Ti)O3构成。
5.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜由含有过剩的Ba的(Ba，Sr)TiO3构成。
6.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜由含有过剩的Bi的(Bi，La)4Ti3O12构成。
7.根据权利要求1所述的铁电体电容器，其特征在于，所述上部电极由Ir氧化膜或Ba氧化膜构成。
8.根据权利要求1所述的铁电体电容器，其特征在于，所述导电性化合物的组分偏离按化学计量表示的组分。
9.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜的组分在所述铁电体膜的面内变动。
10.根据权利要求1所述的铁电体电容器，其特征在于，所述铁电体膜的组分在所述铁电体膜的面内和膜厚方向上变动。
11.根据权利要求1所述的铁电体电容器，其特征在于，所述上部电极含有10质量％或其以下的正离子和/或不纯物。
12.根据权利要求1所述的铁电体电容器，其特征在于，在所述铁电体膜的表面上沿其晶粒边界形成有深度实质上均匀的沟槽。
13.一种铁电体电容器的制造方法，其特征在于，包括，在下部电极上形成铁电体膜的工序；在所述铁电体膜上形成由导电性化合物构成的上部电极的工序；通过进行退火，使构成所述导电性化合物的正离子扩散到所述铁电体膜中的工序。
14.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，通过所述退火，使所述铁电体膜中的晶粒边界上的所述正离子浓度高于所述铁电体膜中的晶粒内的浓度。
15.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，通过所述退火，使所述铁电体膜中的所述正离子浓度离所述上部电极越远浓度越低。
16.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，使用含有过剩的Pb的Pb(Zr，Ti)O3作为所述铁电体膜的材料。
17.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，使用含有过剩的Ba的(Ba，Sr)TiO3作为所述铁电体膜的材料。
18.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，使用含有过剩的Bi的(Bi，La)4Ti3O12作为所述铁电体膜的材料。
19.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，形成Ir氧化膜或Ba氧化膜作为所述上部电极。
20.根据权利要求13所述的铁电体电容器的制造方法，其特征在于，使用组分偏离按化学计量表示的组分的导电性化合物作为所述上部电极的材料。
全文摘要
在半导体衬底(11)上形成MOS晶体管(14)并进一步进行埋入W插塞(24)的工序后，在整个面上顺序形成Ir膜(25a)、IrO
文档编号H01L21/02GK1695247SQ200380100790
公开日2005年11月9日 申请日期2003年12月10日 优先权日2002年12月10日
发明者杰弗里·斯科特·克罗斯, 冢田峰春, 约翰·大卫·巴尼基, 野村健二, 伊戈尔·斯托里奇诺夫 申请人:富士通株式会社