专利名称：非挥发性存储单元及其制作方法
技术领域：
本发明关于一种非挥发性存储(non-volatile memory，NVM)单元及其制作方法，尤指一种可抹除式非挥发性存储单元及其制作方法。
背景技术：
非挥发性内存是集成电路中常用来储存资料的组件之一，其最重要的特性便是存入非挥发性内存中的资料不会因为电源供应的中断而消失。广义地讲，硬盘机、可抹除且可程序只读存储器(erasable programmable read-onlymemory，EPROM)、可电除且可程序只读存储器(electrically erasableprogrammable read-only memory，EEPROM)以及闪存(flash memory)等存储装置都可以算是非挥发性内存，因其所储存的资料在未被供予电源的情况下仍能保存。
依据内存的读写次数的限制，非挥发性存储可以分为多次可程序化存储(multi-time programmable memory，MTP memory)以及单次可程序化存储(one-time programmable memory，OTP memory)两种。MTP存储具有可重复读写的功能，例如EEPROM以及闪存等，在设计上必须搭配一些相关的电路，以支持数据写入、抹除以及读取等不同操作。OTP存储仅能提供单次的资料写入，因此不需要抹除功能的电路，而仅需搭配具程序化和读取功能的电路即可正常运作。因此，用来控制OTP存储体操作的电路会较用来控制MTP存储体操作的电路简单许多，以达到简化制造程序以及降低制造成本等优点。为了提高OTP存储在实际应用上的可行性，OTP存储可以利用类似EPROM的抹除方式(紫外线照射)来抹除内部储存的资料，然而目前亦有人提出可利用简单的电路设计来控制OTP内存，使OTP内存也可以提供数次资料重复读写的功能。
MTP存储单元以及OTP存储单元的结构设计具有类似的堆栈结构，包含一用来储存电荷的浮动栅极，一绝缘层(例如由一氧化层、一氮化硅层以及一硅氧层组成的ONO复合绝缘层)，以及一用来控制资料存取的控制栅极。存储单元的操作可以利用类似电容的原理，将感应电荷储存于浮动栅极中，以改变存储单元的起始电压(threshold voltage，Vth)，达到储存0或1等资料的目的。
请参考图1，图1为现有的一非挥发性存储单元的剖面示意图。如图1所示，非挥发性存储单元包含有一基底10，一P型掺杂井12设于基底10表面，一由绝缘层14、浮动闸极16、绝缘层18以及控制闸极20组成的堆栈结构设于P型掺杂井12表面，以及一N型掺杂区域22设于前述堆栈结构周围的P型掺杂井12表面。一般而言，浮动栅极16以及控制栅极20均由掺杂多晶硅形成，浮动栅极16下方的绝缘层14用来作为一隧穿氧化层，而介于浮动栅极16与控制栅极20间的绝缘层18则可由ONO复合绝缘层形成。此外，浮动栅极16两侧的N型掺杂区域22用来作为一漏极以及一源极，以控制非挥发性存储单元的写入、抹除以及读取等操作。
为了提高组件积集度，在美国专利第6207507号更提出一种多层次非挥发性存储单元的结构设计。请参考图2，图2为现有的一多层次非挥发性存储单元的剖面示意图。如图2所示，多层次非挥发性存储单元包含有一基底30，一P型掺杂井32设于基底30表面，一绝缘层34以及一绝缘层38设于P型掺杂井32表面并用来隔离三个相邻的浮动栅极36a、36b以及36c。此外，多层次非挥发性存储单元另包含有一用来提供源极与漏极的N型掺杂区域40设于浮动栅极36b以及浮动栅极36c周围的P型掺杂井32表面，一绝缘层42覆盖于浮动栅极36a、36b、36c以及N型掺杂区域40表面，以及一控制栅极44覆盖于绝缘层42表面。由于多层次非挥发性存储单元包含有三个浮动栅极36a、36b、36c，可以储存二位的二进制数据，例如00、01、10或11，因此可以提高存储单元的积集度。
习知非挥发性存储单元大多利用福乐汉诺隧穿(Fowler Nordheimtunneling)技术来抹除非挥发性存储单元中储存的数据，在进行抹除操作时，隧穿氧化层(例如图1之绝缘层14或图2的绝缘层34、38)的电场至少必须达到10百万伏特/公分(MV/cm)的要求，为了避免施加高电压对组件造成破坏，因此通常会减少隧穿氧化层的厚度至约介于80至120埃的范围内，以满足高电场的要求。受限于隧穿氧化层的厚度以及掺杂浓度等条件，目前在非挥发性内存制程上大多仅与周边电路区域的低压金氧半导体晶体管制程结合(栅极氧化层的厚度约为70埃)，无法进一步整合至其它更高电压操作的金氧半导体晶体管制程。
发明内容
本发明的目的即在提供一种新的非挥发性存储单元结构及其制作方法，可以将非挥发性存储单元的制程整合至高压金氧半导体晶体管与低压金氧半导体晶体管的混合讯号制程中。
在本发明的较佳实施例中，非挥发性存储单元包含有一基底，一第一隔离结构设于基底表面的一第一区域内，一第二隔离结构设于基底表面的一第二区域周围，一控制栅极设于第一区域内的第一隔离结构表面，一第一绝缘层设于控制栅极表面，一第二绝缘层设于第二区域内的基底表面，以及一浮动栅极设于第一绝缘层与第二绝缘层表面。
由于本发明是将浮动栅极设于控制栅极上方，因此本发明可以先完成控制栅极的制程，再将非挥发性存储单元的隧穿氧化层、浮动栅极以及源极/漏极等制程整合至高压金氧半导体晶体管与低压金氧半导体晶体管的混合讯号制程中，有利于制程条件的控制与简化。此外，本发明将控制栅极设于隔离结构表面，因此可以降低非挥发性存储单元操作时于基底表面产生的漏电流。
图1为现有的一非挥发性存储单元的剖面示意图；图2为现有的一多层次非挥发性存储单元的剖面示意图；图3为本发明一非挥发性存储单元的俯视图；图4为图3所示的非挥发性存储单元沿切线AA’的剖面示意图；图5为图3所示的非挥发性存储单元沿切线BB’的剖面示意图；图6为图3所示的非挥发性存储单元沿切线CC’的剖面示意图；图7至图10为本发明制作一非挥发性存储单元的方法示意图；图11至图20为本发明整合一非挥发性存储单元的制程至一高压金氧半导体晶体管以及一低压金氧半导体晶体管之制程的方法示意图；图21为本发明一非挥发性存储单元的漏极电流对漏极电压的关系示意图；图22为本发明一非挥发性存储单元之写入速度测试的示意图；图23为本发明一非挥发性存储单元之耐久力测试的示意图；以及符号说明10、30、50、100 基底12、32、60、108、110、112 P型掺杂井14、18、34、38、42、64、66、68、 绝缘层72、116、120、122、130、13216、36a、36b、36c、54、134浮动栅极20、44、52、118 控制栅极22、40、58、146、148、151、156、 N型掺杂区域158、164、16656、135 开口
62、114 隔离结构70、106 屏蔽74 掺杂多晶硅层76、150 侧壁子102、104N型掺杂井124、126、128 通道阻绝区域136、138、140、142 栅极144、152、154、160、162、168P型掺杂区域170 层间介电层172 导线结构I 第一区域II 第二区域NVM cell非挥发性存储单元区域HV 高压区域LV 低压区域具体实施方式
请参考图3，图3为本发明一非挥发性存储单元的俯视图。如图3所示，本发明的非挥发性存储单元包含有一基底50，且基底50表面定义有一第一区域I以及一第二区域II。第一区域I用来形成一控制栅极52与一浮动栅极54的堆栈结构，其中浮动栅极54系覆盖于控制栅极52上方，且浮动栅极54包含有一开口56暴露出部分的控制栅极52表面，以提供导线结构连接至控制栅极52。第二区域II用来形成浮动栅极54与源极/漏极等N型掺杂区域58。
为了进一步说明本发明非挥发性存储单元的结构，请参考图4至图6，其中图4为图3所示的非挥发性存储单元沿切线AA’的剖面示意图，图5为图3所示的非挥发性存储单元沿切线BB’的剖面示意图，且图6为图3所示的非挥发性存储单元沿切线CC’的剖面示意图。如图4所示，非挥发性存储单元于第一区域I包含有一P型掺杂井60设于基底50表面，一隔离结构62设于P型掺杂井60表面，以及由控制栅极52、绝缘层64、浮动栅极54组成的堆栈结构设于隔离结构62上方。在本发明的较佳实施例中，基底50为一P型硅基底，绝缘层64为一氧化层、一氮化硅层以及一硅氧层组成的ONO复合绝缘层，控制栅极52以及浮动栅极54是由掺杂多晶硅或其它导电材料形成，至于隔离结构62则可为场氧化层(field oxide)或浅沟隔离(shallow trench isolation，STI)结构。然而本发明并不限定于此，基底50、P型掺杂井60以及N型掺杂区域58亦可视实际设计调整为其它导电型式，或者亦可以于P型掺杂井60周围形成一N型深掺杂井(deep N-well)，以提供一保护环(guard ring)。此外，绝缘层64亦可由其它耐高压的绝缘材料形成。
如图5所示，非挥发性存储单元于第二区域II包含有一绝缘层66设于浮动栅极54下方的P型掺杂井60表面，N型掺杂区域58设于浮动栅极54周围的P型掺杂井60表面，以及多个隔离结构62设于N型掺杂区域58周围的P型掺杂井60表面。绝缘层66用来作为隧穿氧化层，其厚度约介于90至120埃之间。N型掺杂区域58用来作为非挥发性存储单元的源极与漏极，并于浮动栅极54下方定义出一通道区域。
如图6所示，非挥发性存储单元的浮动栅极54系横跨于第一区域I的绝缘层64上方以及于第二区域II的绝缘层66上方，浮动栅极54下方为一通道区域，且隔离结构62环绕于通道区域周围。
请参考表1，表1为本发明一非挥发性存储单元于进行写入、抹除以及读取等各项操作时的参数参考值。如表1所示，本发明于进行写入操作时，于非挥发性存储单元的控制栅极52施加一高电压，于漏极58施加一正电压，同时使源极58与基底50接地，以利于电子射入并储存于浮动栅极54中，此时非挥发性存储单元的起始电压被改变至7～9伏特。于进行抹除操作时，非挥发性存储单元的源极58施加一高电压，控制栅极52与基底50接地，漏极58则设于一浮接状态，以利于移除浮动栅极54中的电子，此时非挥发性存储单元的起始电压被还原至原始值，约为1～2伏特。于读取操作时，控制栅极52施加一介于原始起始电压(1-2伏特)以及写入起始电压(7～9伏特)间的电压值，例如2.5～4伏特，漏极58施加一正电压，源极58与基底50则接地。
表1
请参考图7至图10，图7至图10为本发明制作一非挥发性存储单元的方法示意图。如图7所示，本发明方法先提供一基底50，例如P型硅基底，接着进行一掺杂制程，于基底50表面形成一P型掺杂井60。接着于基底50表面形成一绝缘层68以及一屏蔽70，例如绝缘层68可为一垫氧化层，屏蔽70可为一氮化硅层，随后利用一微影暨蚀刻制程来定义屏蔽70的图案，以暴露出欲形成隔离结构62的绝缘层68表面。然后进行一热氧化法，使水气以及氧气扩散进入绝缘层68及P型掺杂井60内，以形成多个隔离结构62，同时对植入P型掺杂井60内的离子进行趋入(drive-in)。在本发明的较佳实施例中，隔离结构62可利用前述方法步骤形成为场氧化层，然而隔离结构62亦可利用浅沟隔离制程形成为浅沟隔离结构。
如图8所示，接着去除屏蔽70以及绝缘层68，并于基底50表面形成一绝缘层72，例如牺牲氧化层，较佳厚度约为300～500埃。随后于基底50表面沉积一掺杂多晶硅层(未显示于图中)，并利用绝缘层72作为一蚀刻停止层，进行一微影暨蚀刻制程去除部分的掺杂多晶硅层，以于隔离结构62上方定义出控制栅极52的图案。
如图9所示，接着于控制栅极52表面形成一绝缘层64，在本发明的较佳实施例中，绝缘层64为一ONO绝缘层，其形成方法介绍如下进行一热氧化制程，以于基底50表面形成一约为50～70埃的氧化层，用来当作底氧化层 随后进行一低压化学气相沉积制程，于底氧化层表面沉积一厚度约为200～350埃的氮化硅层接着于950℃的高温环境中，进行一回火制程30分钟以修补氮化硅层的结构，并通入水蒸气以进行湿式氧化而在氮化硅层表面形成一厚度为50～70埃的硅氧层，作为上氧化层最后再利用一微影暨蚀刻制程定义出绝缘层64的图案。
去除绝缘层72后，仍如图9所示，再于基底50表面形成绝缘层66，用来作为隧穿氧化层，以及于基底50表面全面沉积一掺杂多晶硅层74。接着如图10所示，进行一微影暨蚀刻制程去除部分的掺杂多晶硅层74，以定义出如图3所示的浮动栅极54的图案。之后再于浮动栅极54的二侧壁上形成一侧壁子76，并且进行一掺杂制程，以于浮动栅极54周围的P型掺杂井60表面形成用来作为源极与漏极的N型掺杂区域58，完成非挥发性存储单元的制作。
请参考图11至图20，图11至图20为本发明整合一非挥发性存储单元的制程至一高压金氧半导体晶体管以及一低压金氧半导体晶体管的制程的方法示意图。如图11所示，本发明方法先提供一基底100，例如P型硅基底，且基底100表面包含有一用来制作非挥发性存储单元的NVM cell区域，一用来制作高压金氧半导体晶体管的高压区域HV，以及一用来制作低压金氧半导体晶体管的低压区域LV。接着于基底100表面形成一垫氧化层(未显示于图中)，并利用N型掺质进行一覆盖式掺杂(blanket implant)，以于低压区域LV中形成一N型掺杂井102，于高压区域HV中形成一N型掺杂井104，以及于NVM cell区域中形成一N型掺杂井(未显示于图中)。之后于基底100表面沉积一厚度约为1000埃的氮化硅层(未显示于图中)，并进行一回蚀刻制程，以于氮化硅层中形成多个开口，用来定义预定形成隔离结构的区域(亦即定义出主动区域)。接着利用P型掺质进行掺杂，以于NVM cell区域中形成一P型掺杂井108，于低压区域LV中形成一P型掺杂井110，以及于高压区域HV中形成一P型掺杂井112。然后利用氮化硅层作为屏蔽106，进行一热氧化法以形成多个隔离结构114，同时对N型掺杂井102、104以及P型掺杂井108、110、112等进行趋入。在本发明的较佳实施例中，隔离结构114的厚度约为4000～6000埃，且其可利用前述方法步骤形成为场氧化层，或是利用浅沟隔离制程形成为浅沟隔离结构。
如图12所示，接着去除屏蔽106，并于基底100表面形成一绝缘层116，例如牺牲氧化层，较佳厚度约为300～500埃。如图13所示，接着于基底100表面沉积一掺杂多晶硅层(未显示于图中)，并利用绝缘层116作为一蚀刻停止层，进行一微影暨蚀刻制程去除覆盖于高压区域HV、低压区域LV以及NVMcell区域的部分掺杂多晶硅层，以使残余的掺杂多晶硅层于NVM cell区域内的隔离结构114上方定义一控制栅极118的图案。
如图14所示，接着于控制栅极118表面形成一绝缘层120，在本发明的较佳实施例中，绝缘层120为一ONO绝缘层，其形成方法介绍如下进行一热氧化制程，以于基底100表面形成一约为50～70埃的氧化层，用来当作底氧化层；随后进行一低压化学气相沉积制程，于底氧化层表面沉积一厚度约为200～350埃的氮化硅层接着于950℃的高温环境中，进行一回火制程30分钟以修补氮化硅层的结构，并通入水蒸气以进行湿式氧化而在氮化硅层表面形成一厚度为50～70埃的硅氧层，作为上氧化层 最后再利用一微影暨蚀刻制程定义出绝缘层120的图案。
去除绝缘层116，仍如图14所示，再于基底100表面形成一绝缘层122，用来作为高压金氧半导体晶体管的栅极氧化层，较佳厚度约为300～500埃。如图15所示，接着对高压区域HV进行掺杂例如于N型掺杂井104周围的隔离结构114下方形成一通道阻绝区域124及/或其它保护环；对P型掺杂井112进行掺杂，以调整NMOS晶体管的起始电压值及/或于P型掺杂井112中形成一反贯穿(anti-punch through，APT)区域(未显示于图中)；以及对N型掺杂井104进行掺杂，以调整PMOS晶体管的起始电压值等。
如图16所示，接着再对P型掺杂井112、110、108进行掺杂例如于高压区域HV的P型掺杂井112周围的隔离结构114下方形成一通道阻绝区域126及/或其它保护环，于低压区域LV的P型掺杂井110形成一通道阻绝区域128及/或反贯穿区域(未显示于图中)，以及于NVM cell区域的P型掺杂井108中形成通道阻绝区域及/或反贯穿区域(未显示于图中)。之后再进行一掺杂制程，以调整低压区域LV以及NVM cell区域的起始电压值。然后去除低压区域LV以及NVM cell区域的绝缘层122，以暴露出低压区域LV以及NVM cell区域的基底100表面。
如图17所示，接着进行一热氧化或化学气相沉积制程，于基底100表面全面形成一绝缘层130，例如一氧化层，较佳厚度约为50～70埃，然后去除低压区域LV的绝缘层130以暴露出低压区域LV的基底100表面，并再次于基底100表面全面形成一绝缘层132，较佳厚度约为60～70埃。此时，低压区域LV内的绝缘层132具有一厚度介于60～70埃之间，可作为低压金氧半导体晶体管的栅极氧化层，NVM cell内的绝缘层130具有一累积厚度介于95～100埃之间，可作为NVM cell区域的隧穿氧化层，且高压区域HV内的绝缘层122具有一累积厚度介于450～550埃之间，可作为高压金氧半导体晶体管的栅极氧化层。
如图18所示，接着于基底100表面全面沉积一掺杂多晶硅层(未显示于图中)，并利用一微影暨蚀刻制程去除部分的掺杂多晶硅层，以于NVM cell区域中定义出浮动栅极134的图案，于低压区域LV中定义出多个栅极136、138，以及于高压区域HV中定义出多个栅极140、142。此外，为了降低栅极片阻抗(sheet resistance)，本发明亦可于掺杂多晶硅层表面形成一金属硅化物层，例如硅化钨。在本发明的较佳实施例中，浮动栅极134覆盖于绝缘层120以及绝缘层130上方，且浮动栅极134包含有一开口135设于控制栅极118上方，以提供导线结构连接至控制栅极118，用来控制非挥发性存储单元的操作。
仍然如图18所示，之后再对高压区域HV进行一掺杂制程，以于栅极140周围的N型掺杂井104中形成一P型渐层掺杂区域(P-type graderegion)144，用来作为PMOS晶体管的双重扩散漏极(double diffused drain，DDD)结构，以及于栅极142周围的P型掺杂井112中形成一N型渐层掺杂区域(N-type grade region)146，用来作为NMOS晶体管的双重扩散漏极。此外，为了改善P型掺杂井112以及N型掺杂井104的掺质浓度分布，本发明亦可选择于P型掺杂井112内形成至少一P型渐层掺杂区域144，以及于N型掺杂井104内形成至少一N型渐层掺杂区域146。此外，本发明亦可以于掺杂高压区域HV时，同步于NVM cell区域的P型掺杂井108中形成一N型渐层掺杂区域148(设于漏极端)，以提高源极端的崩溃电压。随后，于基底100表面沉积一氧化硅层，并进行一回蚀刻，以于浮动栅极134、栅极136、栅极138、栅极140以与门极142之二侧壁上形成一侧壁子150。
如图19所示，对基底100进行一掺杂制程，以于NVM cell区域中形成一N型掺杂区域151、一P型掺杂区域152，于低压区域LV中形成一P型掺杂区域154、一N型掺杂区域156、一N型掺杂区域158、一P型掺杂区域160，以及于高压区域HV中形成一P型掺杂区域162、一N型掺杂区域164、一N型掺杂区域166、一P型掺杂区域168。随后，进行一回火制程，以趋入上述掺杂区域。其中，掺杂区域151、154、158、162、166系用来作为源极/漏极，掺杂区域152、156、160、164、168则用来调整掺杂井108、102、110、104、112的掺质浓度。此外，本发明亦可依据实际设计需要，对低压区域LV或NVM cell区域进行掺杂，以形成轻掺杂漏极(lightly doped drain，LDD)或口袋掺杂区域(pocket doping region)。
最后，如图20所示，于基底100表面全面沉积一层间介电层170，并于层间介电层170中形成多个接触洞，以用来提供导线172连接至各组件的栅极、源极以及漏极等结构。
本发明之非挥发性存储单元的各项电性测试结果显示于图21至图23。图21为本发明一非挥发性存储单元的漏极电流对漏极电压的关系示意图，其中控制栅极的施加电压约为9伏特，如图21的曲线所示，当漏极电压VDS汲介于6～8伏特时，漏极电流IDS具有一递减趋势，表示部分通道热电子已射入浮动栅极，因此非挥发性存储单元于进行写入操作时，漏极的施加电压较佳值约介于6～8伏特，可以获得最佳写入效率。图22为本发明一非挥发性存储单元的写入速度测试的示意图，其中控制栅极的施加电压约为12伏特。如图22所示，本发明的非挥发性存储单元于进行写入操作时，其起始电压可于小于100ms的时间内便达到7～9伏特。图23为本发明一非挥发性存储单元的耐久力测试(endurance test)的示意图，其中写入操作时，控制栅极的施加电压约为12伏特，写入时间约为50ms；抹除操作时，源极的施加电压约为9.5伏特，抹除时间约为1000ms。如图23所示，本发明非挥发性存储单元应用于OTP存储单元(或EEPROM)时，其于经历20次的重复写入操作与抹除操作后，写入操作时的起始电压Vth_prog仍能维持于7～9伏特之间，抹除操作时的起始电压Vth_erase仍能维持1～2伏特之间，可以提供良好的耐久力。
相较于习知的非挥发性存储单元结构及其制程，本发明将浮动栅极设于控制栅极上方，因此本发明可以先完成控制栅极的制程，再将非挥发性存储单元之隧穿氧化层、浮动栅极以及源极/漏极等制程整合至高压金氧半导体晶体管与低压金氧半导体晶体管的混合讯号制程中，有利于制程条件的控制与简化。此外，本发明将控制栅极设于隔离结构表面，因此可以降低非挥发性存储单元操作时于基底表面产生的漏电流。
权利要求
1.一种非挥发性存储单元，其特征在于，包含有一基底，该基底表面定义有一第一区域以及一第二区域；多个隔离结构设于该基底表面，该等隔离结构包含一第一隔离结构设于该第一区域内，以及一第二隔离结构设于该第二区域周围；一控制栅极设于该第一区域内的该第一隔离结构表面；一第一绝缘层设于该控制栅极表面；一第二绝缘层设于该第二区域内的该基底表面；以及一浮动栅极设于该第一绝缘层与该第二绝缘层表面。
2.如权利要求1所述的非挥发性存储单元，其特征在于，该浮动栅极于该第一区域内堆栈于该控制栅极上方。
3.如权利要求1所述的非挥发性存储单元，其特征在于，该浮动栅极包含一开口设于该第一绝缘层上方，以用来提供一导线连接至该控制栅极。
4.如权利要求1所述的非挥发性存储单元，其特征在于，该基底包含有一第一导电型式掺杂井设于该第一区域以及该第二区域中。
5.如权利要求1所述的非挥发性存储单元，其特征在于，该基底包含有至少一第二导电型式掺杂区域设于该第二绝缘层下方。
6.如权利要求1所述的非挥发性存储单元，其特征在于，该等隔离结构包含场氧化层或浅沟隔离结构。
7.如权利要求1所述的非挥发性存储单元，其特征在于，该第一绝缘层由一氧化层、一氮化硅层以及一硅氧层组成的复合绝缘层。
8.如权利要求1所述的非挥发性存储单元，其特征在于，该第二绝缘层为一隧穿氧化层。
9.一种制作一非挥发性存储单元的方法，其特征在于，该方法包含有下列步骤提供一基底，该基底表面定义有一第一区域以及一第二区域；于该基底表面形成多个隔离结构，且该等隔离结构包含一第一隔离结构设于该第一区域内，以及一第二隔离结构设于该第二区域周围；于该第一区域内的该第一隔离结构表面形成一控制栅极；于该控制栅极表面形成一第一绝缘层；于该第二区域内的该基底表面形成一第二绝缘层；以及于该第一绝缘层与该第二绝缘层表面形成一浮动栅极。
10.如权利要求9所述的方法，其特征在于，该方法于形成该浮动栅极时包含有下列步骤于该基底表面形成一掺杂多晶硅层；以及去除部分的该掺杂多晶硅层，以使残余的该掺杂多晶硅层覆盖于该第一绝缘层与该第二绝缘层表面，用来形成该浮动栅极。
11.如权利要求10所述的方法，其特征在于，该方法于去除部分的该掺杂多晶硅层后，于该第一绝缘层上方形成一开口，以用来提供一导线连接至该控制栅极。
12.如权利要求10所述的方法，其特征在于，该方法于形成该浮动栅极时，另包含使残余的该掺杂多晶硅层覆盖于一高压区域，以形成至少一高压金氧半导体晶体管的栅极。
13.如权利要求12所述的方法，其特征在于，该方法于形成该浮动栅极之前，另包含于该高压区域形成一厚度约为450～550埃的栅极氧化层。
14.如权利要求12所述的方法，其特征在于，该方法于形成该浮动栅极时，另包含使残余的该掺杂多晶硅层覆盖于一低压区域，以形成至少一低压金氧半导体晶体管的栅极。
15.如权利要求14所述的方法，其特征在于，该方法于形成该浮动栅极之前，另包含于该低压区域形成一厚度约为60～70埃的栅极氧化层。
16.如权利要求14所述的方法，其特征在于，该方法于形成该浮动栅极、该高压金氧半导体晶体管的栅极以及该低压金氧半导体晶体管的栅极后，另包含有下列步骤于该高压区域形成多个双重扩散漏极；于该高压金氧半导体晶体管的栅极、该低压金氧半导体晶体管的栅极以及设于该第二绝缘层表面的该浮动栅极侧壁上形成一侧壁子；于该高压区域、该低压区域以及该第二区域形成多个掺杂区域；于该基底表面全面沉积一层间介电层；于该层间介电层中形成多个接触洞，分别通达至该等掺杂区域、该高压金氧半导体晶体管的栅极、该低压金氧半导体晶体管的栅极以及该控制栅极表面；以及于该等接触洞中形成多个导线结构。
17.如权利要求9所述的方法，其特征在于，该等隔离结构包含场氧化层或浅沟隔离结构。
18.如权利要求9所述的方法，其特征在于，该第一绝缘层由一氧化层、一氮化硅层以及一硅氧层组成的复合绝缘层。
19.如权利要求9所述的方法，其特征在于，该第二绝缘层为一隧穿氧化层。
20.如权利要求9所述的方法，其特征在于，该浮动栅极于该第一区域内堆栈于该控制栅极上方。
全文摘要
本发明提供一种非挥发性存储单元及其制作方法，非挥发性存储单元包含有一基底，一第一隔离结构设于基底表面的一第一区域内，一第二隔离结构设于基底表面的一第二区域周围，一控制栅极设于第一区域内的第一隔离结构表面，一第一绝缘层设于控制栅极表面，一第二绝缘层设于第二区域内的基底表面，以及一浮动栅极设于第一绝缘层与第二绝缘层表面。
文档编号H01L21/8239GK1741275SQ200410057059
公开日2006年3月1日 申请日期2004年8月25日 优先权日2004年8月25日
发明者陈荣庆, 阙壮鑫 申请人:联华电子股份有限公司