专利名称：半导体装置的制作方法
技术领域：
本发明涉及使半导体装置高耐压化的技术，特别地，涉及在高耐压化的同时使抗破坏性提高的技术。
背景技术：
在功率半导体装置的技术领域作为高耐压化的有力手段，正在研究降低表面电场(RESURF)结构的元件。
图37的符号101是传统技术的半导体装置，通过外延生长，在电阻值小的N型衬底111上形成电阻值大的N型电阻层112。
在电阻层112的内部表面上形成多个P型而细长形状的基极扩散区117，在各基极扩散区117内部表面的宽度方向中央位置，配置有表面浓度高于基极扩散区117、P型而细长的电阻性扩散区120。
另外，在基极扩散区117内部表面的电阻性扩散区120的两侧位置上，配置有与电阻性扩散区120平行、N型而细长的源扩散区121。
在基极扩散区117的内部表面之中，源扩散区121的周边与基极扩散区117的周边之间部分是沟道区122，其上按顺序配置栅绝缘膜134和栅电极膜136。
在栅电极膜136上配置有层间绝缘膜137，在层间绝缘膜137上配置有与源扩散区121和电阻性扩散区120接触的源电极膜138。通过层间绝缘膜137，使源电极膜138与栅电极膜136隔离。
所以，源电极膜138与栅电极膜136绝缘，同时在电气上与源扩散区121连接，并通过电阻性扩散区120，在电气上与基极扩散区117连接。在源电极膜138的表面形成保护膜139。
在衬底111内侧的表面上形成漏电极膜130。如果在源电极膜138接地、并在漏电极膜130上施加正电压的状态下，在栅电极膜136上施加大于阈值电压的电压，则沟道区122反转为N型，通过该反转层，源扩散区121和电阻层112连接。该状态是导通状态，电流从漏电极膜130流向源电极膜138。
如果从该状态使栅电极膜136变为与源电极膜138相同的电位，则反转层消失。其结果是电流不再能流动，变为截止状态。
P型埋入区146与基极扩散区117连接而配置在基极扩散区117的底部。在截止状态下，由基极扩散区117和埋入区146构成的P型区与由电阻层112构成的N型区之间的PN结被加上反向偏压，耗尽层从基极扩散区117和埋入区146两个区向P型区和N型区两个区有大的扩展。
埋入区146是沿细长的基极扩散区117延伸的方向的细长区，在各基极扩散区117的宽度方向的中央位置逐个配置。
各基极扩散区117相互平行配置，埋入区146相互间也相互平行。如果从各埋入区146沿横方向扩展的耗尽层彼此在相邻的埋入区146的中央位置接触，则由埋入区146所夹入部分的电阻层112由耗尽层填满。
如果电阻层112的埋入区146所夹入部分中含有的N型杂质含量与埋入区146中含有的P型杂质含量设定为相等，则由电阻层112的埋入区146所夹入部分由耗尽层填满时，正好成为埋入区146的内部也由耗尽层填满的状态。
在此状态下，从基极扩散区117的底面至埋入区146的下端之间是由耗尽层填满，且该耗尽层的底面变为平面，耗尽层如同从平面型结扩展，所以具有耐压增大的优点。提供形成这种耗尽层的杂质含量的扩散结构称为降低表面电场结构。
然而，如果在具有上述降低表面电场结构的半导体元件上施加大的反向偏压，则不能确定雪崩击穿是在基极扩散区117的正下方位置上出现，还是在基极扩散区117和基极扩散区117之间的下方位置上出现。
如果雪崩击穿在基极扩散区117的正下方位置上出现，则有时电流流向比基极扩散区117的源扩散区121之下的高电阻部分，寄生双极晶体管导通，高电阻部分受到破坏。
专利文献1特开2003-101022号公报专利文献2特开2003-86800号公报发明内容本发明的目的在于提供高耐压、抗破坏性强的半导体装置。
为了解决上述课题，权利要求1记载的发明是一种半导体装置，它设有第1导电型的电阻层；在上述电阻层的内部的表面附近形成的、且相互分开的第2导电型的多个基极扩散区；在比上述各基极扩散区的边缘更内侧的区的上述各基极扩散区内部的表面附近分别形成的、比上述各基极扩散区更浅的第1导电型的源扩散区；在上述各基极扩散区边缘附近、上述各基极扩散区的边缘与上述各源扩散区的边缘之间的沟道区；至少位于上述各沟道区上的栅绝缘膜；位于上述栅绝缘膜上的栅电极膜；以及在上述各基极扩散区底面上各配置多个的、且分别与上述各基极扩散区连接的多个第2导电型的埋入区，与分别位于不同的上述基极扩散区底面、且在相互相邻的上述埋入区内所夹入部分的上述电阻层的宽度Wm2相比，相邻地位于同一上述基极扩散区底面的上述埋入区之间的部分的上述电阻层的宽度Wm1形成得更大。
权利要求2记载的发明是权利要求1记载的半导体装置，其中上述各基极扩散区细长地形成，并相互平行配置，上述埋入区沿上述各基极扩散区的纵向相互平行地配置。
权利要求3记载的发明是权利要求1或2记载的半导体装置，其中上述各埋入区具有形成于上述电阻层的槽和充填在上述槽内的第2导电型的半导体材料。
权利要求4记载的发明是权利要求2或3记载的半导体装置，其中上述各埋入区的宽度分别相等。
权利要求5记载的发明是权利要求2至4中的任何一项记载的半导体装置，其中上述各埋入区的长度相等。
权利要求6记载的发明是权利要求1至4中的任何一项记载的半导体装置，其中在相邻的2个一组的基极扩散区之中，在从一个基极扩散区的宽度方向中央位置至另一个基极扩散区的宽度方向中央位置之间，且在比基极扩散区深度更深、而比埋入区底面更浅的范围内，第1导电型的杂质含量和第2导电型的杂质含量大致相等。
权利要求7记载的发明是权利要求1至6中的任何一项记载的半导体装置，其中具有将上述源扩散区与上述基极扩散区在电气上连接的源电极膜。
权利要求8记载的发明是权利要求1至7中的任何一项记载的半导体装置，其中在与上述电阻层的形成上述基极扩散区的面相反一侧的面上按照与上述电阻层相同的导电型，配置浓度高于上述电阻层的漏极层。
权利要求9记载的发明是权利要求1至7中的任何一项记载的半导体装置，其中在与上述电阻层的形成上述基极扩散区的面相反一侧的面上配置与上述电阻层相反的导电型的集电层。
权利要求10记载的发明是权利要求1至7中的任何一项记载的半导体装置，其中在与上述电阻层的形成上述基极扩散区的面相反一侧的面上配置上述电阻层和形成肖特基结的肖特基电极膜。
权利要求11记载的发明是权利要求7记载的半导体装置，其中在形成上述电阻层的上述基极扩散区的一侧的表面上配置在电气上与上述电阻层连接、且与上述源电极膜绝缘的漏电极膜。
本发明如上述那样构成能够在位于同一基极扩散区底面的多个埋入区中，使相邻的埋入区之间的距离Wm1与由区该等埋入区夹入的电阻层宽度Wm1相同，而位于相邻的基极扩散区底面的埋入区彼此间的距离，即相邻的埋入区间的距离Wm2与由该埋入区夹入的电阻层宽度Wm2相同。距离Wm1比距离Wm2更大地形成，因此雪崩击穿会在基极扩散区的埋入区与埋入区之间的部分底面之下出现。
源扩散区沿着基极扩散区边缘按一定的距离而配置，与源扩散区连接的源电极膜在基极扩散区的宽度方向的中央附近，在电气上与基极扩散区连接。
所以，通过雪崩击穿而流动的雪崩电流不通过源扩散区底面之下的基极扩散区的高电阻部分，因此可以得到强的抗破坏性。
另外，如果基极扩散区和埋入区细长地形成，则埋入区沿基极扩散区的纵向平行配置。
发明效果可以得到抗破坏性强的半导体元件。
图1(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图2(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图3(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图4(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图5(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图6(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图7(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图8(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图9(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图10(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图11(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图12(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图13(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图14(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图15(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图16(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图17(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图18(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图19(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图20(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图21(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图22(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图23(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图24(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图25(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图26(a)、(b)是用于说明本发明的半导体装置的制造工序的图。
图27是本发明实施例1的半导体装置的活性区部分的截面图。
图28是本发明实施例1的半导体装置的耐压区部分的截面图。
图29是图6(a)、(b)的A-A线截面图。
图30是图8(a)、(b)的B-B线截面图。
图31是图17(a)、(b)的C-C线截面图。
图32是图20(a)、(b)的F-F线截面图。
图33是用于说明本发明实施例2的半导体装置的断面图。
图34是用于说明本发明实施例3的半导体装置的断面图。
图35是用于说明本发明实施例4的半导体装置的断面图。
图36是用于说明雪崩击穿出现的位置的图。
图37是用于说明传统技术的半导体装置的断面图。
符号说明11……半导体支持层15……电阻层17a…基极扩散区21……源扩散区
22……沟道区34……栅绝缘膜36……栅电极膜38……源电极膜40a…半导体材料43a…活性槽44a…埋入区Wm1、Wm2……电阻层的宽度最佳实施方式在本发明中将P型和N型中任一方作为第1导电型、另一方作为第2导电型进行说明。如果第1导电型为N型，则第2导电型为P型，与之相反，如果第1导电型为P型，则第2导电型为N型。
另外，在下述实施例中半导体衬底及半导体层是硅单晶，但也可以是其它半导体材料的晶体。
下面说明本发明的半导体装置的结构。图27、图28的符号1表示的是本发明实施例1的半导体装置。
半导体装置1具有第1导电型的半导体支持层11。在1片晶圆中可以制成多个本发明的半导体装置1，但首先在晶圆状态下，在半导体支持层11的表面进行外延生长，由此，形成第1导电型的生长层12。
下面说明1个半导体装置的内部结构。
在生长层12中的内部表面，即半导体装置1的中央位置上形成浓度高于生长层12的第1导电型的导电层14，由生长层12和导电层14构成MOS晶体管的漏极即电阻层15。在本发明中，虽然也包含不具有导电层14的半导体装置，但在这种情况下，可以由生长层12构成电阻层15。
在电阻层15内部的表面附近，按预定的间隔形成多个第2导电型的基极扩散区17a。所有的基极扩散区17a的深度都相同，在这里，比导电层14的深度浅。但本发明也包括其导电层14的深度比基极扩散区17a浅的半导体装置。
在各基极扩散区17a内部的表面附近，配置第1导电型的源扩散区21和表面浓度高于基极扩散区17a的第2导电型的电阻性扩散区20。
基极扩散区17a的平面形状、源扩散区21的平面形状和电阻性扩散区20的平面形状分别按长方形等细长地形成，在1个基极扩散区17a的内部配置1个或2个源扩散区21，其长边沿基极扩散区17a的纵向配置。
另外，在各基极扩散区17a的宽度方向中央位置上配置电阻性扩散区20，其长边沿基极扩散区17a的纵向。
使源扩散区21与电阻性扩散区20的宽度和长度小于基极扩散区17a的宽度和长度，另外，使源扩散区21和电阻性扩散区20比基极扩散区17a更浅，使源扩散区21和电阻性扩散区20不超出基极扩散区17a而配置。
因为源扩散区21和基极扩散区17a是相反的导电型，所以在源扩散区21与基极扩散区17a之间形成p n结，因为电阻性扩散区20和基极扩散区17a是相同的导电型，所以电阻性扩散区20和基极扩散区17a在电气上相互连接。
源扩散区21离开基极扩散区20的长边一定距离，基极扩散区17a内部中基极扩散区17a的长边与源扩散区21的长边之间的部分成为下述的反转层形成的沟道区22。由于基极扩散区17a和源扩散区21是细长的，因此沟道区22也是细长的。
在沟道区22上配置栅绝缘膜34。栅绝缘膜34在沟道区22的宽度方向两侧稍微超出，所以，栅绝缘膜34的宽度方向的两端位于源扩散区21和电阻层15上。
在栅绝缘膜34的表面上配置有栅电极膜36，在栅电极膜36上配置有层间绝缘膜37。
在层间绝缘膜37上配置有源电极膜38。使源扩散区21的表面和电阻性扩散区20的表面至少一部分露出，在露出部分上也配置源电极膜38，与源扩散区21和电阻性扩散区20在电气上连接。
其结果是基极扩散区17a通过电阻性扩散区20，与源电极膜38连接。所以，源扩散区21和基极扩散区17a通过源电极膜38短路。由于层间绝缘膜37位于源电极膜38与栅电极膜36之间，因此源电极膜38和栅电极膜36通过层间绝缘膜37绝缘。
在与配置了半导体支持层11的电阻层15的一侧的面相反一侧的面上配置有漏电极膜30。漏电极膜30和半导体支持层11与下述的肖特基结型IGBT不同，是电阻性接触，漏电极膜30在电气上与半导体支持层11连接。
以下说明半导体装置1的动作，在第1导电型为N型、第2导电型为P型时，在将源电极膜38接地、并在漏电极膜30上施加正电压的状态下，在栅电极膜36上施加阈值电压以上的正电压，则在沟道区22的内部表面上形成与沟道区22相反的导电型的反转层，源扩散区21和电阻层15通过该反转层连接而变为导通状态。
如果半导体装置1为MOS晶体管，则半导体支持层11用作为漏极层，在导通状态下电流通过反转层、电阻层15和漏极层(半导体支持层11)，从漏电极膜30流向源电极膜38。
如果从导通状态使栅电极膜36和源电极膜38短路等，栅电极膜36的电位变为小于阈值电压，则反转层消失，变为截止状态。在截止状态下电流不流动。
如下述的图8(a)所示，在半导体装置1中在电阻层15上形成细长的槽43a(在本实施例中槽43a在形成导电区14之后形成，但槽43a的形成也可以在形成导电区14之前)，如图9(a)所示，在槽43a内充填第2导电型的半导体材料40a，在比槽43a及半导体材料40a的基极扩散区17a更下面的部分构成埋入区44a。
如下所述，埋入区44a的上部与基极扩散区17a连接。
如果在由基极扩散区17a和埋入区44a构成的第2导电型区与由电阻层15构成的第1导电型区之间形成PN结，且该PN结加反向偏压，则耗尽层从PN结扩展至基极扩散区17a内、电阻层15内和埋入区44a内。
以下，说明埋入区44a的形状及位置关系，槽43a从电阻层15表面开始的深度D1，即未达到半导体支持层11的深度，比基极扩散区17a的深度D2及导电层14的深度更深地形成。
基极扩散区17a是其纵向沿槽43a的纵向配置。另外，基极扩散区17a按横跨多个槽43a的宽度形成，其结果是在各基极扩散区17a的底部配置2个以上埋入区44a。位于各基极扩散区17a底面的埋入区44a的个数相同。
各基极扩散区17a是相互平行的，位于1个基极扩散区17a的底部的多个埋入区44a对于已连接其上部的基极扩散区17a的长边，成为平行。所以，各埋入区44a是相互平行的。另外，各埋入区44a宽度相等。
埋入区44a和基极扩散区17a的连接部分比沟道区22更位于基极扩散区17a的内侧，所以，在沟道区22的正下方不存在埋入区44a。
将相对的埋入区44a的侧面彼此的距离定义为埋入区44a间的距离，则位于同一基极扩散区17a底面下的埋入区44a相互间的距离Wm1相等(有3个以上的埋入区44a位于1个基极扩散区17a底面之下时)。
另外，在位于不同的基极扩散区17a底面的埋入区44a相互间，距离Wm1也相等。所以，对于全部基极扩散区17a，距离Wm1都是一定的。
图27是2个埋入区44a位于1个基极扩散区17a的底面的情况，距离Wm1也是在位于同一基极扩散区17a底面的2个埋入区44a所夹入的电阻层15的宽度。
另外，假设相邻的2个基极扩散区17a为一组，则对于各基极扩散区17a的组，在不同的基极扩散区17a的底面相互对面的埋入区44a间的距离Wm2是固定值。
而同一基极扩散区17a底面下的埋入区44a间的距离Wm1不一定跟在不同的基极扩散区17a的底面相互面对的埋入区44a间的距离Wm2相等。
各埋入区44a的宽度相等，用符号Wt表示。另外，如果埋入区44a的底面的深度D1离基极扩散区17a的深度D2之间的距离，即埋入区44a的高度D1-D2用H(符号H表示的是比基极扩散区17a的深度更深、而比埋入区44a的底面更浅的范围。)表示，埋入区44a的长度用L表示，位于1个基极扩散区17a底面的埋入区44a的数用n表示，已形成导电区的区域，即埋入区44a的上部(基极扩散区17a的底面)与底面之间的电阻层15的第1导电型的杂质平均浓度用Nd表示，埋入区44a的第2导电型的杂质浓度用Na表示，则第1导电型的杂质含量与第2导电型的杂质含量相等的降低表面电场条件用下述(1)式表示。
{Wm1×(n-1)+Wm2}×Nd×H×L＝Wt×n×H×L×Na…………(1)如果从上述(1)式消去高度H和长度L，则{Wm1×(n-1)+Wm2)}×Nd＝Wt×n×Na…………………(2)成立。
上述(1)、(2)式对于活性区内的总杂质含量成立，但如果考虑到各基极扩散区17a，则在相邻的基极扩散区17a之中从一个基极扩散区17a的宽度方向中央位置至另一个基极扩散区17a的宽度方向中央位置之间的各范围内都成立。图27的符号S表示的是相对于1组基极扩散区17a的1个范围。
如果(2)式的降低表面电场条件成立，则在基极扩散区17a和电阻层15加反向偏压，使电阻层15中埋入区44a所夹入部分由耗尽层填满时，埋入区44a的内部也由耗尽层填满(但前提是在电阻层15及埋入区44a由耗尽层填满之前，埋入区44a和电阻层15之间的PN结部的电场应不达到导致雪崩击穿的临界值)。
另外，如果反向偏压在临界值以上，则耗尽层沿半导体支持层11方向扩展，在超过耐压的值时，出现雪崩击穿。
图36是用于说明雪崩击穿发生位置的图，与同一基极扩散区17a连接的埋入区44a之间的位置，即埋入区44a底面的深度附近的位置用符号(a)表示，而比其更浅、靠近基极扩散区17a的位置用符号(b)表示。
另外，相邻的基极扩散区17a之间、埋入区44a底面的深度附近的位置用符号(c)表示，而比其更浅、靠近基极扩散区17a的位置用符号(d)表示。
如果(2)式的降低表面电场条件成立，则雪崩击穿将在埋入区44a底面的位置(a)、(c)附近或者比其更深的位置上发生。在这种情况下雪崩电流通过埋入区44a而流动，所以，不在基极扩散区17a的源扩散区21底面下的部分流动，寄生双极晶体管不导通。因此，抗破坏性强。
在(2)式的降低表面电场条件不成立时，如果考虑到相邻的2个一组的基极扩散区17a，则在从其一个基极扩散区17a的宽度方向中央位置至另一个基极扩散区17a的宽度方向中央位置之间的范围S内，即在比基极扩散区17a的深度深、而比埋入区44a的底面浅的范围H之间，存在第1导电型的杂质含量Qd多和第2导电型的杂质含量Qa多这两种类型。
第1导电型的杂质含量Qd大于第2导电型的杂质含量Qa的情况就是电阻层15为高浓度的情况，耗尽层难以从基极扩散区17a和电阻层15之间的pn结扩展至电阻层15内，因此雪崩击穿在基极扩散区17a的底面附近易出现。
一般地说，埋入区44a离开的部位难以由耗尽层填满，因此雪崩击穿易在埋入区44a离开的部位发生。
所以，雪崩击穿在基极扩散区17a的底面附近，在靠近基极扩散区17a的底面的位置(b)上发生，在靠近基极扩散区17a之间的基极扩散区17a的深度的位置(d)上难以发生。这可以通过模拟确认。
在这种情况下，即使雪崩击穿出现后的位置靠近基极扩散区17a的底面，由于雪崩电流不能通过源扩散区21底面下的高电阻部分，因此寄生双极晶体管不导通，破坏也难以产生。
而在第2导电型的杂质含量Qa大于第1导电型的杂质含量Qd时，耗尽层易在电阻层15内扩展。此时，在埋入区44a间狭小部分深的位置(c)上易出现雪崩击穿。
总之，不在易于发生破坏的位置(d)上发生雪崩击穿。
再有，在本发明中将上述(2)式中的各变量设定为实质上满足(2)式的值，并且设定成满足Wm1＞Wm2。
为了满足Wm1＞Wm2，例如使满足Wm1Wm2×2而进行设定，作为一例，对于Wm2＝3.5μm，Wm1＝7.0μm以上。
计算了雪崩击穿发生的位置与第1、第2杂质含量的浓度比Qd/Qa之关系。
计算条件示于下述表1。〔表1〕计算条件
计算结果示于下述表2。
〔表2〕浓度与击穿位置的关系
Wm1(7.0μm)＞Wm2(3.5μm)当Qd/Qa＝1.00时，(2)式的降低表面电场条件成立，当Qd/Qa＜1.00时，是第2导电型的杂质含量Qa大于第1导电型的杂质含量Qd的状态，当1.00＜Qd/Qa时，是第1导电型的杂质含量Qd大于第2导电型的杂质含量Qa的状态。由于表中的任一情况都满足Wm1＞Wm2的条件，因此在位置(d)不出现雪崩击穿。
作为比较例，对于Wm1＜Wm2的情况和Wm1＝Wm2的情况，计算了击穿出现的位置。其结果示于下述表3、4。
〔表3〕浓度与击穿位置的关系(比较例)
Wm1(3.5μm)＜Wm2(7.0μm)
〔表4〕浓度与击穿位置的关系(比较例)
Wm1(5.25μm)＝Wm2(5.25μm)在Wm1＜Wm2时，如果Qd/Qa 1.25，则在位置(d)上出现雪崩击穿，所以引起雪崩破坏的可能性增大。
在Wm1＝Wm2时，如果超过Qd/Qa＝1.25，则在位置(d)附近发生雪崩击穿，因此引起雪崩破坏的可能性增大。
再有，以上是在各基极扩散区17a的底面下可以各配置两个埋入区44a，但也可以是3个以上。为了满足(2)式，在使第二导电型的杂质含量加时，除了提高第2导电型的杂质浓度Na，或者增大埋入区44a宽度Wt之外，还可以加分别位于各基极扩散区17a底面的埋入区44a的条数。但是，如果增大宽度Wt，难以在槽43a的内部表面上生长半导体材料40a，因此最好是增加埋入区44a的条数。
接着，下面说明本发明的半导体装置的制造方法。
图1(a)～图26(a)是按照配置上述基极扩散区17a的活性区的工序的断面图，图1(b)～图26(b)是围住活性区周边附近的一部分和活性区的耐压区的断面图。
图1(a)、(b)的符号10表示用于制造本发明的半导体装置的处理衬底。
处理衬底10具有由第1导电型的半导体单晶构成的半导体支持层11以及与半导体支持层11相同的导电型的半导体晶体经外延生长而成膜在半导体支持层11表面上的生长层12。
通过热氧化处理，在生长层12的表面上形成由半导体单晶的氧化物构成的初期氧化膜28。
接着，在处理衬底10表面上形成抗蚀剂膜，形成图案，如图2(a)、(b)所示，在抗蚀剂膜的活性区上的位置上形成四角形的开口49。图2(b)的符号41表示已形成图案的抗蚀剂膜，在开口49底面上露出初期氧化膜28。
接着，如果通过刻蚀除去位于开口49底面的初期氧化膜28，则如图3(a)、(b)所示，在初期氧化膜28上形成与抗蚀剂膜41的开口49形状相同的开口31。在开口31的底面上露出生长层12的表面。在图3(a)、(b)所示的状态，抗蚀剂膜41已除去。
接着，如果进行热氧化处理，则如图4(a)、(b)所示，在开口31的底面位置上形成由构成生长层12的半导体氧化物构成的缓和层32。该缓和层32的膜厚形成得较薄。
如果在该状态下从处理衬底10的表面照射第1导电型的杂质，则如图5(a)、(b)所示，杂质被初期氧化膜28遮蔽，透过缓和层32，在开口31底面位置的生长层12的内部表面上形成第1导电型的高浓度杂质层13。该高浓度杂质层13的深度是浅的。
接着进行热氧化处理，如图6(a)、(b)所示，高浓度杂质层13中含有的第1导电型的杂质沿深度方向和横方向扩散，在活性区形成第1导电型的导电层14。由导电层14和生长层12构成第1导电型的电阻层15。
此时，在处理衬底10的表面上通过扩散时的热氧化，形成半导体的热氧化膜。图6(a)、(b)的符号33表示该热氧化膜、缓和层32及初期氧化膜28为一体的掩模氧化膜。
导电层14表面的浓度比生长层12的浓度约高一位数。因为导电层14通过扩散而形成，所以，其浓度是表面高，深度越深，浓度越小。另外，由于导电层14和生长层12是同一导电型，不形成PN结，因此，在本发明中导电层14的深度以生长层12的浓度下降到两倍的位置上来定义。
图29是图6(a)、(b)的A-A线截面图。通过第1导电型的杂质横方向扩散，导电层14的平面形状是比高浓度杂质层13更大、四角为圆形的四角形。
接着，在掩模氧化膜33上形成抗蚀剂膜，形成图案，如图7(a)所示，在活性区形成多个平行的细长开口42a。另外，如同图(b)所示，在耐压区形成形状为环形的多个环状开口42b。符号41表示的是已形成开口42a、42b的抗蚀剂膜。
细长开口42a是细长的长方形，环状开口42b是大小不同的四角环(长方形或正方形的环)。环状开口42b按同心状配置，通过各环状开口42b围住细长开口42a。
相邻的环状开口42b相对的边彼此平行，并且细长开口42a的四边对于环状开口42b的边平行或者垂直。
在各开口42a、42b的底面上露出掩模氧化膜33表面，通过刻蚀除去开口42a、42b底面位置的掩模氧化膜33，掩模氧化膜33形成图案，然后除去抗蚀剂膜41，如果这一次以掩模氧化膜33作为掩模，通过刻蚀而下挖电阻层15，则如图8(a)、(b)所示，在细长开口42a的底面位置上形成活性槽43a，在环状开口42b的底面位置上形成耐压槽43b。
图8(a)、(b)的B-B线截面图示于图30。
活性槽43a的平面形状与细长开口42a相同，都是细长的长方形，耐压槽43b的形状是与环状开口42b相同的四角环。
活性槽43a相互间的位置在形成开口42a时确定。所以，上述Wm1＞Wm2的条件通过开口42a相互间的距离而设定。
活性槽43a和耐压槽43b的深度相同，比导电层14更深，而且以不到达半导体支持层11的深度形成。所以，在各槽43a、43b的底面露出生长层12。各槽43a、43b的底面与生长层12的表面平行，各槽43a、43b的侧面与底面垂直。
接着，采用CVD，使第2导电型的半导体单晶或半导体多晶在槽43a、43b内部的底面以及侧面生长，如图9(a)、(b)所示，通过生长后的半导体单晶或半导体多晶构成的第2导电型的半导体材料40a、40b，在各槽43a、43b内进行充填。
在刚充填之后的状态下，半导体材料40a、40b的上部突出在掩模氧化膜33的表面上，如图10(a)、(b)所示，比电阻层15更上的部分通过刻蚀除去之后，如图11(a)、(b)所示，在位于导电层14上的掩模氧化膜33表面原封不动露出的状态下，在与生长层12贴紧着的掩模氧化膜33上配置已形成图案的抗蚀剂膜27。
如果在该状态下进行刻蚀，则如图12(a)、(b)所示，与生长层12已贴紧的掩模氧化膜33残留，在耐压区的电阻层15的表面(生长层12的表面)原封不动被覆盖的状态下，活性区的导电层14以及活性区与耐压区的半导体材料40a、40b的表面露出。
接着，如图13(a)、(b)所示，通过热氧化处理，在形成薄的栅绝缘膜34之后，采用CVD法等，使导电性的多晶硅薄膜沉积在栅绝缘膜34表面上，形成由多晶硅构成的导电性薄膜35。
然后，如图14(a)、(b)所示，在导电性薄膜35上的指定位置上配置已形成图案的抗蚀剂膜46，通过刻蚀，使导电性薄膜35形成图案，如图15(a)、(b)所示，形成栅电极膜36。
接着，如果在处理衬底10的表面上照射第2导电型杂质，则栅电极膜36和掩模氧化膜33成为掩模，如图16(a)、(b)所示，由透过露出后的栅绝缘膜34的杂质，在导电层14的内部表面以及活性槽43a和耐压槽43b内部的半导体材料40a、40b的内部表面上形成第2导电型的高浓度杂质区16。
然后，通过热处理使高浓度杂质区16中含有的第2导电型的杂质扩散，如图17(a)、(b)所示，在活性区和耐压区分别形成第2导电型的基极扩散区17a和辅助隔离扩散区17b。
基极扩散区17a和辅助隔离扩散区17b的深度相同，都比导电层14的深度更浅。
与半导体材料40a、40b中含有的第2导电型的杂质浓度相比，基极扩散区17a和辅助隔离扩散区17b中含有的第2导电型的杂质浓度更高，因此各半导体材料40a、40b的比基极扩散区17a及辅助隔离扩散区17b更浅的部分分别变为被基极扩散区17a和辅助隔离扩散区17b置换。
在这种情况下，在基极扩散区17a的底面上由活性槽43a的残留部(下部)和其内部已充填的半导体材料40a形成第2导电型的埋入区44a，另外，在辅助隔离扩散区17b的底面上由耐压槽43b的残留部(下部)和其内部已充填的半导体材料40b，形成第2导电型的主隔离区44b。
埋入区44a为细长形，并相互平行。埋入区44a在比基极扩散区17a的深度更下的部分构成，为横方向的长方体形状。另外，埋入区44a的上部与基极扩散区17a连接着，所以与基极扩散区17a的电位相同。
在耐压槽43b内已充填的半导体材料40b的上部形成与半导体材料40b同一宽度的高浓度杂质区16，但通过横方向扩散，辅助隔离扩散区17b宽度大于主隔离区44b的宽度。
图17(a)、(b)的C-C线截面图示于图31。
各基极扩散区17a都是四角为圆形、长边沿埋入区44a延伸方向的长方形。
各基极扩散区17a相互分开，通过第2导电型杂质的横方向扩散，基极扩散区17a的边缘进入栅电极膜36的底面之下，因此处于使栅电极膜36横跨相邻的基极扩散区17a的位置。
辅助隔离扩散区17b的形状是四角环状，按同心状相邻的辅助隔离扩散区17b相互以一定距离分开。
接着，如图18(a)、(b)所示，在处理衬底10表面配置已形成图案的抗蚀剂膜45，在使基极扩散区17a的宽度方向中央位置的栅绝缘膜34露出的状态下，照射第2导电型的杂质，通过已透过栅绝缘膜34的第2导电型的杂质，在基极扩散区17a的内部表面形成浅的第2导电型的高浓度杂质层18。
第2导电型的高浓度杂质层18是长边沿基极扩散区17a的纵向的长方形，高浓度杂质层18的长边与基极扩散区17a的长边平行。
另外，高浓度杂质层18的长边离开栅电极膜36的边缘一定距离，如图19(a)、(b)所示，如果将抗蚀剂膜45除去，在形成已形成图案的另外的抗蚀剂膜46、使高浓度杂质层18的长边与栅电极膜36的边缘之间的位置的栅绝缘膜34表面露出而覆盖其它部分的状态下，照射第1导电型的杂质，则该杂质透过栅绝缘膜34的露出部分，在位于第2导电型的高浓度杂质区18与栅电极膜36之间的基极扩散区17a的内部表面形成第1导电型的高浓度杂质区19。
如果在除去抗蚀剂膜46之后，进行热处理，则第2导电型的高浓度杂质区18和第1导电型的高浓度杂质区19中含有的杂质分别扩散，如图20(a)、(b)所示，分别形成第2导电型的电阻性扩散区20和第1导电型的源扩散区21。电阻性扩散区20的表面浓度比基极扩散区17a的表面浓度更高，使源扩散区21和电阻性扩散区20与金属膜形成电阻性接触。
图20(a)、(b)的F-F线截面图示于图32。
电阻性扩散区20和源扩散区21的平面形状的尺寸小于基极扩散区17a，另外，它们的深度比基极扩散区17a的深度更浅。电阻性扩散区20和源扩散区21位于基极扩散区17a的内侧，不与导电区14及生长层12接触。
在各基极扩散区17a内至少形成1个以上电阻性扩散区20和源扩散区21。
源扩散区21的端部通过横向扩散，进入栅电极膜36的底面以下，但不与基极扩散区17a的端部接触，在栅电极膜36底面下的基极扩散区17a的一部分，即在源扩散区21的边缘与基极扩散区17a的边缘之间，由与栅绝缘膜34接触的部分来形成沟道区22。
接着，如图21(a)、(b)所示，采用CVD法等，在处理衬底10表面形成氧化硅膜等层间绝缘膜37，然后，如图22(a)、(b)所示，在活性区的栅电极膜36上以及耐压区的表面上配置已形成图案的抗蚀剂膜47，对已露出的层间绝缘膜37和位于其下层的栅绝缘膜34进行刻蚀，使电阻性扩散区20和源扩散区21至少露出部分表面，然后，如图24(a)、(b)所示，如果形成铝等的金属薄膜29，使电阻性扩散区20的部分表面和源扩散区21的部分表面都与金属薄膜29接触。
然后，如果在金属薄膜29上配置已形成图案的抗蚀剂膜(未图示)，通过刻蚀，使金属薄膜29形成图案，则如图25所示，形成源电极膜38。
在形成源电极膜38时，形成由构成源电极膜38的金属膜构成的、与源电极膜38绝缘并与栅电极膜36连接的栅极垫和由源电极膜38的一部分构成的源极垫。
该源电极膜38与源扩散区21及电阻性扩散区20电阻性接触，源扩散区21与源电极膜38直接在电气上连接，基极扩散区17a通过电阻性扩散区20与源电极膜38电气上连接。
埋入区44a与基极扩散区17a接触，所以，埋入区44a也在电气上与源电极膜38连接。层间绝缘膜37将源电极膜38在电气上与栅电极膜36绝缘，另外，不与导电层14及生长层12接触。
接着，如图26(a)、(b)所示，在处理衬底10表面形成由氧化硅膜等构成的保护层39，通过刻蚀，使保护层39形成图案。通过形成图案，使栅极垫及源极垫露出。
然后，如图27、图28所示，在半导体支持层11的内侧已露出的表面上形成金属膜，通过该金属膜，构成漏电极膜30。然后，经过切割工序，从1片晶圆得到多个半导体装置1。
漏电极膜30与半导体支持层11电阻性接触，生长层12及导电区14通过半导体支持层11，在电气上与漏电极膜30连接。
另外，图27、28的G-G线截面图与图20(a)、(b)的F-F线截面图相同，示于图32。
以上是本发明的半导体装置1为MOS晶体管的情况，但本发明也包含其它种类的半导体装置。
图33的符号2是PN结型IGBT的本发明实施例2的半导体装置。在实施例2的半导体装置2及下述的各实施例的半导体装置3、4中，与实施例1的半导体装置1相同的部件附以相同的符号，其说明省略。另外，在下述的各实施例之中至少实施例2、3的各半导体装置2、3的耐压区的结构与实施例1的半导体装置1相同。
实施例2的半导体装置2具有第2导电型的集电层51，代替第1导电型的支持层11，在该集电层51上配置有第1导电型的生长层12，在集电层51内面形成与集电层51电阻性接触的集电极55。其它结构与实施例1的半导体装置1相同。
在半导体装置2中在集电层51与生长层12之间形成PN结，在半导体装置2导通时，PN结加正向偏压，少数载流子从集电层51注入生长层12内，所以，导通电阻变低。
图34的符号3是肖特基结IGBT的本发明实施例3的半导体装置。
在半导体装置3中通过研磨工序等，除去相当于实施例1半导体装置1的半导体支持层11的部分，然后在经研磨而露出的生长层12的表面上，使生长层12与形成肖特基结的铬等金属膜成膜，通过该金属膜，构成肖特基电极膜56。
肖特基结的极性是在半导体装置3导通时正向偏压的极性，通过给肖特基结加正向偏压，少数载流子从肖特基电极膜56注入生长层12内，导通电阻变低。
图35的符号4是本发明实施例4的半导体装置，通过外延生长，在第2导电型的支持衬底52上形成第1导电型的生长层12。
该半导体装置4中有隔离扩散区53，它从电阻层15表面扩散而形成，其底面到达半导体支持层11。
隔离扩散区53是环状，围住设有基极扩散区17a的活性区。
在隔离扩散区53围住的区域的内侧形成导电区14，在导电区14的内部表面附近，配置有与源扩散区21同时形成的第1导电型的漏极扩散区54。在漏极扩散区54表面配置有与源电极膜38同时形成、并在电气上与源电极膜38绝缘的漏电极膜59，通过它们构成晶体管6。
另一方面，在环状隔离扩散区53的外侧，形成小信号用的晶体管及二极管等半导体元件57，由多个半导体元件57构成控制电路等电子电路。
在支持衬底52的表面上形成有与接地电位连接的接地电极膜58。栅电极膜36与隔离扩散区53外侧的半导体元件57连接，晶体管6通过由半导体元件57形成的控制电路进行控制。
如果将接地电极膜58设为接地电位、在漏电极膜59和源电极膜38之间施加电压的状态下，在栅电极膜36上施加阈值电压以上的电压，则在沟道区22形成反转层并导通。
一旦导通，则电流在源电极膜38和漏电极膜59之间在电阻层15内部横向地流动。
栅电极膜36一成为小于阈值电压的电压，就截止。
在导通状态和截止状态这两种状态下，隔离扩散区53和电阻层15被加反向偏压，使晶体管6和其它半导体元件57在电气上分离。
再有，对于半导体单晶除了能够采用硅单晶之外，在本发明的半导体装置中还能够采用GaAs等其它半导体的单晶。
另外，在上述各实施例中具有相互隔离的多个基极扩散区17a，但也可用第2导电型的扩散区将各基极扩散区17a连接，形成梳状。
权利要求
1.一种半导体装置，其中设有第1导电型的电阻层；在所述电阻层内部的表面附近形成的、位置相互分离的第2导电型的多个基极扩散区；在比所述各基极扩散区的边缘更内侧的区域的所述各基极扩散区内部的表面附近分别形成的、比所述各基极扩散区浅的第1导电型的源扩散区；在所述各基极扩散区边缘附近，在所述各基极扩散区的边缘与所述各源扩散区的边缘之间的沟道区；至少位于所述各沟道区上的栅绝缘膜；位于所述栅绝缘膜上的栅电极膜；以及在所述各基极扩散区底面上各配置多个的、分别与所述各基极扩散区连接的多个第2导电型的埋入区，与分别位于不同的所述基极扩散区底面的、相互邻接的所述埋入区所夹入部分的所述电阻层的宽度Wm2相比，相邻地位于同一所述基极扩散区底面的所述埋入区之间的部分的所述电阻层的宽度Wm1形成得更大。
2.如权利要求1记载的半导体装置，其中所述各基极扩散区细长地形成，并相互平行地配置，所述埋入区沿所述各基极扩散区的纵向相互平行地配置。
3.如权利要求1或2记载的半导体装置，其中所述各埋入区具有形成于所述电阻层的槽和充填在所述槽内的第2导电型的半导体材料。
4.如权利要求2或3记载的半导体装置，其中所述各埋入区的宽度分别相等。
5.如权利要求2至4中的任何一项记载的半导体装置，其中所述各埋入区的长度相等。
6.如权利要求1至4中的任何一项记载的半导体装置，其中在相邻的2个一组的基极扩散区中，在从一个基极扩散区的宽度方向中央位置至另一个基极扩散区的宽度方向中央位置之间，且在比基极扩散区深度更深、比埋入区底面更浅的范围内，第1导电型的杂质含量和第2导电型的杂质含量大致相等。
7.如权利要求1至6中的任何一项记载的半导体装置，其中设有将所述源扩散区与所述基极扩散区在电气上连接的源电极膜。
8.如权利要求1至7中的任何一项记载的半导体装置，其中在与所述电阻层的形成所述基极扩散区的面相反一侧的面上，按照与所述电阻层相同的导电型配置浓度高于所述电阻层的漏极层。
9.如权利要求1至7中的任何一项记载的半导体装置，其中在与所述电阻层的形成所述基极扩散区的面相反一侧的面上，配置具有与所述电阻层相反的导电型的集电层。
10.如权利要求1至7中的任何一项记载的半导体装置，其中在与所述电阻层的形成所述基极扩散区的面相反一侧的面上，配置所述电阻层和形成肖特基结的肖特基电极膜。
11.如权利要求7记载的半导体装置，其中在所述电阻层的形成所述基极扩散区的一侧的表面上，配置在电气上与所述电阻层连接、且与所述源电极膜绝缘的漏电极膜。
全文摘要
提供一种抗破坏性强的半导体装置。与位于同一基极扩散区17a底面的埋入区44a相互间的距离Wm
文档编号H01L29/10GK1910758SQ20048003985
公开日2007年2月7日 申请日期2004年12月10日 优先权日2004年1月7日
发明者九里伸治, 宍户宽明, 三川雅人, 大岛宏介, 栗山昌弘, 北田瑞枝 申请人:新电元工业株式会社