专利名称：制造应变含硅混合衬底的方法以及含硅混合衬底的制作方法
技术领域：
本发明涉及到数字或模拟应用的高性能金属氧化物半导体场效应晶体管(MOSFET)，更确切地说是涉及到利用来自表面定向的载流子迁移率增强的MOSFET。
背景技术：
在目前的半导体技术中，诸如nFET或pFET的CMOS器件典型地被制造在诸如硅的具有单晶取向的半导体晶片上。确切地说，大多数当代的半导体器件被制作在(100)晶向的硅上。
已知对于(100)硅表面取向，电子具有高迁移率，而对于(110)表面取向，空穴具有高迁移率。亦即，(100)硅上的空穴迁移率数值大约比此晶向的电子迁移率小2-4倍。为了补偿这一差异，pFET通常被设计成具有更大的宽度，以便使上拉电流与nFET的下拉电流平衡，从而得到均匀的电流转换。宽度更大的pFET由于占据明显的芯片面积而不可取。
另一方面，(110)硅上的空穴迁移率比(100)硅上的高2倍；因此，与制作在(100)表面上的pFET相比，制作在(110)表面上的pFET呈现出明显更高的驱动电流。不幸的是，与(100)硅表面相比，(110)硅表面上的电子迁移率被显著地退化。
如从上述讨论可见，(110)硅表面由于优异的空穴迁移率而最适合于pFET器件，但这一晶向完全不适合于nFET器件。相反，(100)硅表面由于其晶向有利于电子迁移率而最适合于nFET器件。
2003年6月17日提交的共同在案和共同受让的美国专利申请No.10/250241提供了一种在混合取向上制造CMOS器件的方法，其中，pFET被制作在(110)表面取向上，而nFET被制作在(100)表面取向上。由于(110)取向上的空穴迁移率比(100)取向上的高150％，故与常规CMOS技术相比，pFET的性能得到了大幅度提高。尽管有这种提高，但nFET仍然与常规CMOS相同。
考虑到上述情况，对于提供制作在具有不同晶向的衬底上的集成半导体器件，这些不同的晶向为特定类型的器件提供增强了的器件性能，存在着需求。此增强了的器件性能是nFET和pFET都要求的，从而按照共同在案和共同受让的美国申请No.10/250241所述的技术来改进。
发明内容
本发明的一个目的是提供一种集成半导体器件的方法，使不同类型的器件被制作在混合衬底的特定晶向上，从而提高各种器件的性能。
本发明的另一目的是提供一种集成半导体器件的方法，使pFET位于混合衬底的(110)晶面上，而nFET位于混合衬底的(100)晶面上。
本发明的另一目的是用混合晶向衬底来改善nFET的器件性能并提高pFET的器件性能，此混合晶向衬底包括应变硅作为其中可以制作nFET和/或pFET的上部器件层。
本发明的另一目的是提供一种制造应变含硅混合衬底的方法，此衬底具有不同的晶向，其中一种器件具有类本体的性质，而另一种器件具有类SOI的性质。
本发明的另一目的是提供一种制造应变含硅混合衬底的方法，此衬底具有不同的晶向，其中制作在其上的器件各具有类SOI的性质。
在本发明中，利用一些方法达到了这些和其它的目的和优点，其中，首先提供混合衬底，此混合衬底包含具有不同晶向的第一和第二半导体层。在提供具有不同晶向的混合衬底之后，对衬底进行图形化、腐蚀、以及半导体层的再生长。可以在图形化步骤之前形成应变硅层，使应变硅层具有与第二半导体层相同的晶向和/或可以在再生长之后形成，使应变硅层具有与第一半导体层相同的晶向。这些步骤之后，可以形成隔离区，且半导体器件可以被形成在应变含硅混合衬底的顶部。
一般说来，本发明提供了一种形成应变含硅混合衬底的方法，它包含下列步骤提供混合衬底，它包含第一晶向的第一半导体层、位于第一半导体层表面上的埋置绝缘层、以及位于所述埋置绝缘层上的不同于第一晶向的第二晶向的第二半导体层；提供延伸到第一半导体层表面的开口；以及在所述开口中的所述第一半导体层上再生长半导体材料，所述半导体材料具有第一晶向，但须形成应变硅层来覆盖至少第二半导体层或再生长的半导体材料之一，所述硅层具有与所述下方第二半导体层或再生长的半导体材料一致的晶向。
在本发明的一些实施方案中，应变硅层被形成在开口内凹陷的再生长半导体材料的顶部。
在本发明的其它实施方案中，在形成混合衬底中的开口之前，应变硅层重叠第二半导体层，并被形成在第二半导体层顶部。
在本发明的其它实施方案中，应变硅层重叠再生长的半导体材料和第二半导体层二者。在这些实施方案中，在形成混合衬底中的开口之前，第一应变硅层被形成在第二半导体层顶部，且第二应变硅层被形成在所述开口内凹陷的再生长半导体材料的顶部。
在本发明的另一实施方案中，应变硅层被形成在已经通过热混合工艺形成的弛豫的硅锗合金层的顶部。
本发明还提供了一种含硅混合衬底，它包含混合衬底，它包含第一晶向的第一半导体层、位于第一半导体层表面上的埋置绝缘层、以及位于所述埋置绝缘层上的不同于第一晶向的第二晶向的第二半导体层；位于第一半导体层表面部分上的再生长半导体材料；以及重叠至少再生长半导体层或第二半导体层之一的应变硅层，其中，所述应变硅层具有与下方再生长半导体材料或第二半导体层的晶向一致的晶向。
在一些实施方案中，应变硅层仅仅重叠再生长的半导体材料。在其它实施方案中，应变硅层仅仅重叠第二半导体层。在其它实施方案中，应变硅层重叠再生长半导体材料和第二半导体层二者。
图1A-1D是剖面图，示出了本发明第一实施方案的各个加工步骤。
图2A-2D是剖面图，示出了本发明第二实施方案的各个加工步骤。
图3A-3D是剖面图，示出了本发明第三实施方案的各个加工步骤。
图4A-4E是剖面图，示出了本发明第四实施方案的各个加工步骤。
图5A-5E是剖面图，示出了本发明第五实施方案的各个加工步骤。
图6A-6D是剖面图，示出了本发明第六实施方案的各个加工步骤。
图7A-7D是剖面图，示出了本发明第七实施方案的各个加工步骤。
图8A-8E是剖面图，示出了本发明第八实施方案的各个加工步骤。
图9A-9E是剖面图，示出了本发明第九实施方案的各个加工步骤。
图10A-10F是剖面图，示出了本发明第十实施方案的各个加工步骤。
图11A-11G是剖面图，示出了本发明第十一实施方案的各个加工步骤。
具体实施例方式
下面参照本发明的附图来更详细地描述本发明，本发明提供了在具有不同晶向的第一和第二半导体层的应变含硅混合衬底上制造CMOS器件的方法。本发明的附图仅仅说明了应变含硅混合衬底。为简明起见，已经省略了各个附图中的半导体器件和沟槽隔离区的说明。尽管有这种省略，但图中所示的应变含硅混合衬底可以包含半导体器件，亦即衬底最上层顶部的CMOS器件，并可以在其中形成沟槽隔离区。
在附图中，最终的混合衬底具有不同晶向的上部共平面区。这些共平面区可以是例如第二半导体层和应变硅层；应变硅层和再生长半导体材料；或第一应变硅层和第二应变硅层。如上所述，各个上部区域具有彼此不同的晶向。
首先参照说明本发明第一实施方案的图1A-1D。在此第一实施方案中(见图1D)，应变硅层20位于形成在混合衬底10的第二半导体层16表面顶部的弛豫硅锗层18上。在此实施方案中，由于埋置绝缘层14位于其下方，故可能制作在应变硅层20顶部的器件，可能是类SOI的。在形成弛豫硅锗层18和应变硅层20之后，用图形化、腐蚀、以及再生长方法形成再生长的半导体层28。再生长发生在混合衬底10的第一半导体层12上，于是，再生长半导体层28具有与混合衬底10的第一半导体层12相同的晶向，而应变硅层20和弛豫的硅锗层18具有与混合衬底10的第二半导体层16相同的晶向。如图1D所示，隔离以可选隔层27的形式出现在结构中。
参照图1A，示出了用于本发明第一实施方案的混合衬底10。此混合衬底10包含第一半导体层12、位于第一半导体层12表面上的埋置绝缘层14、以及位于埋置绝缘层14表面上的第二半导体层16。根据本发明，混合衬底10的第一半导体层12包含具有第一晶向的第一半导体材料，而混合衬底10的第二半导体层16包含具有不同于第一晶向的第二晶向的第二半导体材料。
混合衬底10的第一半导体层12由包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其它III/V或II/VI化合物半导体的任何半导体材料组成。此处还设想了上述各种半导体材料的组合。第一半导体层12可以是非应变层、应变层、或应变层与非应变层的组合。第一半导体层12的特征是具有第一晶向，可以是(110)、(111)、或(100)。第一半导体层12可以被可选地形成在处置晶片的顶部上。
在某些情况下，第一半导体层12是本体处置晶片，其厚度为晶片的厚度。
第二半导体层16由与第一半导体层12相同的或不同的任何半导体材料组成。于是，第二半导体层16可以包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP、以及其它III/V或II/VI化合物半导体。第二半导体层16可以是非应变层、应变层、或应变层与非应变层的组合。第二半导体层16还可以包括上述各种半导体材料的组合。
第二半导体层16的特征是具有不同于第一晶向的第二晶向。于是，第二半导体层16的晶向是(100)、(111)、或(110)，但须第二半导体层16的晶向不与第一半导体层12的晶向相同。
依赖于用来形成混合衬底10的初始晶片，第二半导体层16的厚度可以变化。但典型地说，第二半导体层16的厚度约为10nm到200微米，以约为50nm到2微米的厚度更典型。
位于混合衬底10的第一和第二半导体层(12和16)之间的埋置绝缘层14，可以是氧化物、氮化物、氮氧化物、或这些绝缘材料的任何组合。在一些实施方案中，埋置绝缘层14是氧化物。
利用其中采用键合方法的层转移工艺，来形成图1A所示的混合衬底10。
在本发明的某些实施方案中，混合衬底10是一种具有厚的BOX区亦即埋置氧化物的SOI结构。在这种实施方案中，SOI衬底厚度约为5-100nm。在本发明的另一实施方案中，混合衬底10包含用半导体-半导体，特别是硅-硅直接键合方法形成的薄的BOX。在这种实施方案中，顶部SOI层的厚度约为200nm到2微米，而BOX的厚度小于大约10nm。在本发明的另一实施方案中，混合衬底10包含形成在厚的SOI层下方的厚的BOX。在此实施方案中，SOI层的厚度约为200nm到2微米，而BOX的厚度约为10nm或以上。在此实施方案中，借助于将至少一个具有绝缘体的半导体晶片键合到可以具有或不具有绝缘层的另一个半导体晶片，来形成混合衬底。
用来制造混合衬底10的半导体层(12和16)，可以包括二个SOI晶片，其中，晶片之一包括第一半导体层12，而另一晶片包括第二半导体层；一个SOI晶片和一个本体半导体晶片；二个其上都包含绝缘层的本体半导体晶片；或一个SOI晶片和一个包括能够被用来在键合过程中分裂至少晶片之一部分的离子注入区例如H2注入区的本体晶片。
借助于首先使二个半导体晶片彼此紧密接触；可选地对接触的晶片施加外力；以及然后在能够将二个晶片键合到一起的条件下加热二个接触的晶片，来达到键合。可以在存在或不存在外力的情况下执行加热步骤。此加热步骤典型地在大约200-1050℃的温度下于惰性气氛中执行大约2-20小时。更优选的是，在大约200-400℃的温度下执行大约2-20小时的键合。术语“惰性气氛”在本发明中被用来表示其中采用诸如He、Ar、N2、Xe、Kr、或它们的混合物的惰性气体。键合工艺中使用的优选气氛是N2。
在其中采用直接的半导体-半导体晶片键合的实施方案中，在标称室温(15-40℃)下达到了键合。用于此直接键合技术的二个晶片的表面可以接受表面处理步骤，其中，至少一个，但优选是二个用于直接键合的表面，被转变成亲水性或疏水性表面。
例如，利用诸如论文S.Bengtsson，et al.，“Interface charge controlof directly bonded silicon structures”，J.Appl.Phys.V66，p 1231，(1989)所公开的HF浸入工艺，能够得到疏水性表面，而利用诸如氧等离子体(见论文S.Farrens，“Chemical free room temperature wafer towafer bonding”，J.Electrochem.Soc.Vol.142，p3949，(1995))之类的干法清洁工艺；氩高能束表面腐蚀；和/或诸如硫酸或硝酸溶液之类的湿法化学氧化酸，能够得到亲水性表面。例如，在论文M.Shimbo，et al.，“Silicon-to-silicon direct bonding method”，J.Appl.Phys.V60，p2987(1986)中，公开了此湿法腐蚀工艺。
在一些实施方案中，在键合之后，执行了额外的退火步骤，以便进一步提高键合晶片的键合强度。当采用额外的退火步骤时，在惰性气氛中于大约100-400℃的温度下进行大约2-30小时的退火。更优选的是，当要求更高的键合能量时，在大约200-300℃的温度下于键合之后执行大约2-20小时的退火步骤。当存在H2注入剂时，在350-500℃退火过程中，在注入区处发生键合之后的层分离。
在采用二个SOI晶片的实施方案中，可以用诸如化学机械抛光(CMP)或研磨和腐蚀之类的整平工艺，在键合之后清除至少一个SOI晶片的某些材料层。
在其中晶片之一包括离子注入区的实施方案中，离子注入区在键合过程中形成多孔区，这引起离子注入区上方的晶片部分从键合的晶片剥裂。此离子注入区典型地由利用本技术领域熟练人员众所周知的离子注入条件注入到晶片表面中的H2离子组成。
在提供图1A所示混合衬底10之后，利用常规的外延生长工艺，弛豫的硅锗合金层18被形成在混合衬底10的第二半导体层16的表面上。例如，图1B示出了包括弛豫的硅锗合金层18的结构。倘若生长的硅锗合金层18处于弛豫状态，则弛豫硅锗合金层18的厚度可以变化。弛豫硅锗合金层18的厚度典型约为10-2000nm，更优选的厚度约为50-1000nm。
由于弛豫的硅锗合金层18被外延生长在第二半导体层16的表面上，故弛豫的硅锗合金层18将具有与第二半导体层16相同的晶向。
在将弛豫硅锗合金层18形成在混合衬底10顶部之后，应变硅层20被形成在弛豫的硅锗合金层18顶部。包括应变硅层20的结构也被示于图1B中。此应变硅层20用外延生长方法被形成在弛豫的硅锗合金层18的顶部。
应变硅层20的厚度通常小于下方弛豫硅锗合金层18的厚度。应变硅层20的厚度典型地约为5-50nm，约为10-20nm的厚度更典型。应变硅层20中的应变水平是硅锗合金层18的锗克分子分额的函数。典型地采用20％的锗。
由于应变硅层20被形成在弛豫硅锗合金层18的表面上，故应变硅层20具有与弛豫硅锗合金层18相同的晶向(此晶向决定于第二半导体层16)。因此，在本发明的这一实施方案中，应变硅层20具有与第二半导体层16相同的晶向。
利用诸如化学气相淀积(CVD)、等离子体增强化学气相淀积(PECVD)、化学溶液淀积、原子层淀积、或物理气相淀积之类的淀积工艺，硬掩模层亦即衬垫叠层22被形成在应变硅层20的暴露的上表面上。或者，可以利用热氧化、氮化、或氮氧化工艺来形成硬掩模层22。
硬掩模层22由诸如氧化物、氮化物、氮氧化物、或它们的叠层组成。在图1C所示的实施方案中，硬掩模层22包含氧化物层24和氮化物层26。硬掩模层22的厚度可以依赖于掩模材料的组分及其形成技术而变化。硬掩模层22的淀积厚度约为5-500nm。
然后，用光刻和腐蚀方法对硬掩模层22进行图形化，以便提供图形化的掩模用于本发明作为腐蚀掩模来清除应变硅层20的暴露部分、下方的弛豫锗硅合金层18部分、下方的第二半导体层16部分、以及下方的混合衬底10的埋置绝缘层14部分，停止于第一半导体层12的上表面上或第一半导体层12内。图形转移和形成开口25之后的结构，被示于例如图1C中。
可以用单个腐蚀工艺来执行硬掩模层22的腐蚀和图形转移，或可以采用多个腐蚀步骤。此腐蚀可以包括诸如反应离子刻蚀、离子束腐蚀、等离子体腐蚀或激光腐蚀之类的干法腐蚀工艺；其中采用化学腐蚀剂的湿法腐蚀工艺；或它们的任何组合。在本发明的一个优选实施方案中，在本发明的这一步骤中使用了反应离子刻蚀(RIE)来选择性地清除各种层以暴露下方的第一半导体层12。
接着，可以在上述各加工步骤提供的开口中暴露的侧壁上形成可选的隔层27。利用淀积和腐蚀来形成可选的隔层27。此可选的隔层27可以由诸如氧化物、氮化物、氮氧化物之类的绝缘材料、或它们的任何组合组成。此可选的隔层27可以如所示是单个隔层，或可以包含多个隔层。图1C示出了结构中存在可选的隔层27。
然后在第一半导体层12的暴露表面上形成再生长的半导体材料28。根据本发明，半导体材料28的晶向与第一半导体层12的晶向相同。虽然此再生长半导体材料28具有与第一半导体层12相同的表面取向，但可以是与第一半导体层12不同的半导体材料。
再生长的半导体材料28可以包含诸如Si、SiGe、SiC、SiGeC、或它们的组合之类的能够用选择性外延生长方法形成的任何半导体材料。此再生长的材料28可以应变的或非应变的。在本实施方案中，再生长的半导体材料是一种非应变的半导体材料。
为了得到高质量的再生长半导体材料28，推荐采用选择性外延，其中没有多晶硅或非晶硅形成在开口25外面图形化掩模的顶部上。为了消除外延过程中小平面的形成，在某些实施方案中，再生长的半导体材料28可以被生长得高于图形化掩模，然后将其抛光直到图形化掩模。
在形成再生长的半导体材料28之后，对结构实施诸如CMP的常规整平工艺，以便提供图1D所示的应变含硅混合衬底。如所示，整平步骤从结构清除了图形化的硬掩模，提供了基本上平坦的应变含硅混合衬底10，其中，应变硅层20与再生长的半导体材料28基本上共平面。图1D所示的混合衬底具有晶向不同的区域，亦即应变硅层20和再生长的半导体材料28，其中可以制作半导体器件。
可以执行标准的CMOS工艺，包括例如器件隔离的形成、阱区形成、以及栅区形成。具体地说，在提供所示的结构之后，在图1D中，典型地形成诸如浅沟槽隔离区之类的隔离区，以便彼此隔离各个器件区。
利用包括例如沟槽确定和腐蚀；用扩散势垒可选地对沟槽进行衬里；以及用诸如氧化物的沟槽介质进行沟槽填充之类的本技术领域熟练人员众所周知的加工步骤，来形成各个隔离区。在沟槽填充之后，可以对此结构进行整平，并可以执行可选的致密化工艺步骤，以便使沟槽介质致密。
半导体器件亦即pFET和nFET被制作在暴露的半导体层亦即应变硅层20和再生长的半导体材料28上。根据本发明，制作的器件的类型依赖于下方半导体层的晶向亦即应变硅层20的晶向和再生长半导体材料28的晶向。用本技术领域熟练人员众所周知的标准CMOS加工步骤来制作pFET和nFET。各个FET包括栅介质、栅导体、位于栅导体顶部的可选硬掩模、位于至少栅导体侧壁上的隔层、以及源/漏扩散区。注意，pFET被制作在(110)或(111)取向的半导体材料上，而nFET被制作在(100)或(111)取向的半导体表面上。
图2A-2D示出了本发明的第二实施方案。在此实施方案中，如图2D所示，再生长的半导体材料28包含凹陷的弛豫硅锗合金层。应变硅层20被形成在凹陷的弛豫硅锗材料28的顶部。在第二实施方案中，应变硅层20的晶向与再生长的半导体材料28的晶向相同。因此，由于再生长的半导体材料28被形成在部分第一晶向的第一半导体层12的顶部，故凹陷的再生长半导体材料28和应变硅层20具有第一晶向。
图2A示出了一种混合衬底10，它包括第一半导体层12、位于第一半导体层12上的埋置绝缘层14、以及位于埋置绝缘层14上的第二半导体层16。图2A所示的混合衬底10与图1A所示的相同；因此，上面有关各个元件和工艺的描述同样适用于此实施方案。
接着，借助于首先在第二半导体层16顶部形成包含氧化物层24和氮化物层26的硬掩模层22，来提供图2B所示的结构。提供暴露下方第一半导体层12表面的开口25。借助于用光刻和腐蚀方法首先对硬掩模层22进行图形化，来形成开口25。然后如上所述形成可选的隔层27。
然后，用选择性外延，在第一半导体层12的暴露表面上形成包含弛豫硅锗合金层的再生长半导体材料28。若有需要，此弛豫硅锗合金层(亦即再生长的半导体材料28)可以被整平到图形化硬掩模层22的顶部表面，然后用定时RIE步骤使之凹陷，以便提供例如图2C所示的结构。凹陷的深度可以根据待要后续形成的应变硅层20的所需厚度而变化。
在本发明的这一实施方案中，弛豫硅锗合金层亦即用外延方法形成的再生长的半导体材料28，具有于第一半导体层12相同的晶向。
接着，用诸如CVD或外延之类的常规淀积工艺，在再生长的弛豫硅锗合金层28凹陷表面的顶部形成应变硅层20。然后通过整平工艺从结构清除图形化的硬掩模层22，从而提供图2D所示的应变含硅混合衬底。在本实施方案中，用来制作CMOS器件的器件区之一是第二半导体层16的暴露表面，而另一器件区是应变硅层20。在本实施方案中，由于应变硅层20位于外延再生长的半导体材料28的顶部，故应变硅层20的晶向与第一半导体层12的晶向相同。如上所述，隔离区和CMOS器件可以被制作在图2D所示的结构上。
本发明的第三实施方案与上述二个实施方案稍许不同之处在于，工艺流程以首先提供图3A所示结构开始，此结构包括其形式为弛豫硅锗合金层的第一半导体层12直接形成在处置晶片100表面上。此处置晶片包含任何半导体或非半导体衬底，且第一半导体层12用淀积工艺形成。
接着，图3A所示的结构被键合到包括埋置绝缘层14和第二半导体层16的结构，以便提供图3B所示的结构。
然后如上所述形成包含氧化物层24和氮化物层26的图形化硬掩模层22，再穿过图形化硬掩模层22形成延伸到弛豫硅锗合金层亦即第一半导体层12的开口。然后，包含弛豫硅锗合金层的再生长的半导体材料28，被再生长在暴露的也包含弛豫硅锗合金层的第一半导体层12上，从而提供图3C所示的结构。
然后，如上所述，包含弛豫硅锗合金层的再生长的半导体材料28被凹陷，并在其上形成应变硅层20。此结构然后被整平，从而提供图3D所示的应变含硅混合衬底。
图4A-4E示出了用来形成应变含硅混合衬底的本发明第四实施方案。本发明的第四实施方案以提供图4A所示初始结构开始。此初始结构包括第一半导体层12、埋置绝缘层14、以及牺牲性第二半导体层16’。
然后，薄的(厚度约为100nm或以下)硅锗合金层50被形成在牺牲性第二半导体层16’的顶部，从而提供图4B所示的结构。可以用诸如CVD或外延生长之类的任何常规淀积工艺来形成硅锗合金层50。
然后对图4B所示的结构实施热混合步骤。具体地说，热混合步骤是一种在允许锗在整个牺牲性第二半导体层16’和硅锗合金层50中相互扩散以形成作为第二半导体层16(见图4C)的弛豫硅锗合金层的温度下执行的退火步骤。注意，在退火步骤中，氧化物层(未示出)被形成在层16的顶部。在退火步骤之后，典型地用其中采用诸如对清除氧化物比清除硅锗具有高选择性的HF之类的化学腐蚀剂的常规湿法腐蚀工艺，从结构清除氧化物层。
具体地说，本发明的退火步骤在约为900-1350℃的温度下执行，约为1200-1335℃的温度更优选。而且，本发明的退火步骤在包括诸如O2、NO、N2O、臭氧、空气之类的至少一种含氧气体的氧化气氛中进行。此含氧气体可以彼此混合(例如O2和NO的混合物)，或可以用诸如He、Ar、N2、Xe、Kr、或Ne之类的惰性气体来稀释含氧气体。
此退火步骤可以进行不同的时间，典型约为10-1800分钟，约为60-600分钟更优选。可以在单个目标温度下进行此退火步骤，或可以采用各种升温速率和保温时间的各种升温和保温周期。
此退火步骤在氧化气氛下进行，以便得到用作锗原子扩散势垒的表面氧化物层。因此，一旦在结构表面上形成氧化物层，锗就被截留在埋置绝缘层14与表面氧化物层之间。随着表面氧化物厚度的增大，锗变得更均匀地分布在整个层16’和50中，但不断有效地避免于侵入氧化物层。当在约为1200-1320℃的温度下于稀释的含氧气体中进行加热步骤时，有效的热混合就在本发明中达到。
此处还设想了基于硅锗层熔点的经过剪裁的热循环。在这种情况下，温度被调节到硅锗层的熔点以下的区域。
在借助于热混合硅锗合金层50和牺牲性第二半导体层16’而形成由弛豫硅锗合金层组成的第二半导体层16的退火步骤之后，应变硅层20被形成在第二半导体层16(亦即热混合的硅锗合金层)的顶部。此结构被示于例如图4C中。此应变硅层20是厚度约为20nm或以下的薄层，用本技术众所周知的常规淀积工艺来形成。此应变硅层的晶向与通过热混合形成的半导体层16的晶向相同。
接着，用来形成上述图1C所示结构的手续被用于图4C所示的结构来提供图4D所示的结构。具体地说，首先用淀积和光刻来形成包含氧化物层24和氮化物层26的图形化硬掩模层22，然后借助于一直腐蚀到第一半导体层12而形成开口25，然后利用淀积和腐蚀来形成可选的隔层27，并在开口内形成晶向与第一半导体层12相同的再生长半导体材料28。
用包括清除硬掩模层22和整平的获得图1D所示结构的上述各个加工步骤，得到了图4E所示的应变含硅混合衬底。
本发明的第五实施方案被示于图5A-E中。与上述各个实施方案不同，由于埋置绝缘层存在于再生长半导体材料28和第二半导体层16下方，故图5E所示的最终应变含硅混合衬底具有都是类SOI的器件区。图5A示出了本发明这一实施方案的初始结构。具体地说，图5A所示的初始结构包括处置晶片100、底部绝缘层102、第一牺牲性半导体层12’、以及硅锗合金层50。处置晶片100可以包括本技术领域众所周知的任何半导体或非半导体衬底。底部绝缘层102由上面关于埋置绝缘层14所述的绝缘体之一组成。硅锗合金层50如上所述被形成，且此层的厚度典型地约为100nm或以下。
在提供图5A所示的结构之后，对此结构进行上述的热混合步骤以提供图5B所示的结构。在本实施方案中，热混合步骤将牺牲性第一半导体层12’和硅锗合金层50转换成包含热混合的和弛豫的硅锗合金的第一半导体层12。如所示，此结构包括处置晶片100、底部绝缘层102、以及热混合的第一半导体层12。
然后，用上述的键合工艺，图5B所示的结构被键合到包括埋置绝缘层14和第二半导体层16的另一结构。得到的键合结构被示于例如图5C中。
然后，包含氧化物层24和氮化物层26的硬掩模层22被应用于图5C所示的第二半导体层16的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到第一半导体层12表面的开口。然后在开口中形成可选的隔层27，且包含硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图5D中。在本发明的这一实施方案中，再生长的半导体材料28的晶向与第一半导体层12的晶向相同。
图5E示出了在再生长的半导体材料28已经被凹陷、在凹陷的再生长半导体材料28上淀积应变硅层20、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。
现在参照说明本发明第六实施方案的图6A-6D。在本发明的第六实施方案中，混合衬底的所有器件区包括晶向不同的应变硅。
图6A示出了用于本发明的初始混合衬底10。如所示，混合衬底10包括第一半导体层12、位于第一半导体层12上的埋置绝缘层14、以及位于埋置绝缘层14上的第二半导体层16。图6A所示的混合衬底10的各个元件及其形成工艺已经如上所述。
然后，用外延生长方法，在第二半导体层16的表面上形成弛豫硅锗合金层18，再在弛豫硅锗合金层18的顶部形成第一应变硅层20。包括弛豫硅锗合金层18和第一应变硅层20的结构被示于例如图6B中。
在提供图6B所示的结构之后，包含氧化物层24和氮化物层26的硬掩模层22被应用于图6B所示的第一应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到第一半导体层12表面的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图6C中。在本发明的这一实施方案中，再生长的半导体材料28的晶向与第一半导体层12的晶向相同。
图6D示出了在再生长的半导体材料28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图6D所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层20和21上。
现在参照图7A-7D来更详细地描述本发明的第七实施方案。本发明的第七实施方案开始于提供图7所示的结构。图7所示的结构包含处置晶片100以及形成在处置晶片100顶部作为第一半导体层12的弛豫硅锗层。通过本技术领域熟练人员众所周知的外延生长工艺来形成此弛豫硅锗层。
然后，将图7A所示的结构键合到包括埋置绝缘层14和第二半导体层16的另一结构。利用上述的键合方法来进行键合。键合步骤之后所形成的结构被示于例如图7B中。
接着，通过外延，弛豫硅锗合金层18被形成在第二半导体层16的暴露表面上，然后，第一应变硅层20被形成在弛豫硅锗合金层18的顶部。包含氧化物层24和氮化物层26的硬掩模层22被应用于第一应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到第一半导体层12亦即弛豫硅锗层的表面的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图7C中。在本发明的这一实施方案中，再生长的硅锗合金28的晶向与第一半导体层12的晶向相同。
图7D示出了在再生长的弛豫硅锗合金层28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图7D所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层上。
图8A-8E示出了本发明的第八实施方案。在此实施方案中，首先提供图8A所示的结构。图8A所示的结构包括处置晶片100、底部绝缘层102、第一牺牲性半导体层12’、以及硅锗合金层50。硅锗合金层50被外延生长在第一牺牲性半导体层12’的表面上。
然后，对图8A所示的结构进行上述的热混合步骤，在底部绝缘层102上形成包含热混合的弛豫硅锗层的第一半导体层12。热混合步骤之后所形成的结构被示于例如图8B中。
图8B所示的结构被键合到包括埋置绝缘层14和第二半导体层16的第二结构。此键合如上所述被执行。键合的结构被示于图8C中。
然后，弛豫硅锗合金层18和第一应变硅层20被形成在第二半导体层16的表面顶部。包含氧化物层24和氮化物层26的硬掩模层22被应用于第一应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到热混合的弛豫第一半导体层12的表面的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在包含热混合和弛豫硅锗的第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图8D中。在本发明的这一实施方案中，再生长的硅锗合金28的晶向与热混合的弛豫硅锗层12的晶向相同。
图8E示出了在再生长的弛豫硅锗合金层28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图8E所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层上。
图9A-9E示出了用于本发明第九实施方案的各个加工步骤。图9A示出了初始结构，它包括第一半导体层12、埋置绝缘层14、以及第二牺牲性半导体层16’。
然后，硅锗层50被外延形成在第二牺牲性半导体层16’顶部。所形成的硅锗层50的晶向与第二牺牲性半导体层16’的晶向相同。此硅锗合金层50的厚度约为100nm或以下。得到的包括硅锗合金层50的结构被示于图9B中。
接着，对图9B所示的结构进行上述的热混合步骤，以便在埋置绝缘层14上形成包含热混合的弛豫硅锗合金的第二半导体层16。然后，第一应变硅层20被形成在第二半导体层16顶部。得到的包括热混合的弛豫硅锗层16和应变硅层20的结构被示于图9C中。
包含氧化物层24和氮化物层26的硬掩模层22被应用于图9C所示应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸至第一半导体层12以下的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图9D中。在本发明的这一实施方案中，再生长的硅锗合金28的晶向与第一半导体层12的晶向相同。
图9E示出了在再生长的半导体材料28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图9E所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层上。
本发明的第十实施方案被示于图10A-10F。见图10A，本发明的这一实施方案开始于在处置晶片100表面上生长硅锗层作为第一半导体层12。此结构被键合到包括埋置绝缘层14和第二牺牲性半导体层16’的结构。如上所述执行此键合。得到的结构被示于图10B中。
然后，晶向与第二牺牲性半导体层16’的晶向相同的硅锗层50被形成在第二牺牲性半导体层16’顶部，提供了例如图10C所示的结构。然后，对图10C所示的结构进行上述的热混合工艺，在埋置绝缘层14的表面上形成热混合的弛豫硅锗合金层作为第二半导体层12。
然后，第一应变硅层20被形成在热混合的第二半导体层16顶部，提供了图10D所示的结构。应变硅层20的晶向与第二半导体层16的晶向相同。
包含氧化物层24和氮化物层26的硬掩模层22被应用于图10D所示应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到第一半导体层12表面的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图10E中。在本发明的这一实施方案中，再生长的半导体材料28的晶向与第一半导体层12的晶向相同。
图10F示出了在再生长的半导体材料28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图10F所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层上。
现在参照图11A-11G来详细地描述本发明的第十一实施方案。图11A示出了初始结构，它包括处置晶片100、底部绝缘层102、第一牺牲性半导体层12’、以及硅锗合金层50。通过外延生长方法来形成硅锗合金层50。
然后，对图11A所示的结构进行上述的热混合工艺，从而形成第一半导体层12。热混合之后的结构被示于图11B中。
然后，图11B的结构被键合到包括埋置绝缘层14和第二牺牲性半导体层16’的另一结构，以便提供图11C所示的结构。用上述的键合工艺来形成图11C的键合结构。
然后，在第二牺牲性半导体层16’上形成厚度约为100nm或以下的薄的硅锗合金层50，从而提供图11D所示的结构。然后，对包含硅锗合金层50的这一结构进行另一个热混合步骤，硅锗合金层50和第二牺牲性半导体层16’从而被热混合并转换成第二半导体材料16。然后，第一应变硅层20被形成在热混合的第二半导体层16上。已经执行了这二个步骤之后所形成的结构被示于图11E中。
包含氧化物层24和氮化物层26的硬掩模层22被应用于图11E所示第一应变硅层20的表面，然后用光刻和腐蚀方法对硬掩模层22进行图形化。在图形化硬掩模层22之后，用腐蚀方法形成延伸到第一半导体层12表面的开口。然后在开口中形成可选的隔层27，且包含弛豫硅锗合金的再生长半导体材料28被生长在第一半导体层12的暴露表面上。然后对此结构进行整平工艺，停止于氮化物层26的表面顶部。已经执行了上述各个加工步骤之后所形成的结构被示于例如图11F中。在本发明的这一实施方案中，再生长的半导体28的晶向与第一半导体层12的晶向相同。
图11G示出了在再生长的半导体材料28已经被凹陷、在凹陷的再生长半导体材料28上淀积第二应变硅层21、以及清除包括氮化物层26和氧化物层24的图形化硬掩模层22之后所形成的结构。在图11G所示的应变含硅混合衬底中，CMOS器件被制作在具有不同晶向的应变硅层上。
虽然就其优选实施方案而言已经具体描述了本发明，但本技术领域的熟练人员可以理解的是，可以在形式和细节方面做出上述和其它的改变而不偏离本发明的构思与范围。因此认为本发明不局限于所述的准确形式和细节，而是在所附权利要求的范围内。
权利要求
1.一种制造应变含硅混合衬底的方法，它包含下列步骤提供混合衬底，它包含第一晶向的第一半导体层、位于第一半导体层表面上的埋置绝缘层、以及位于所述埋置绝缘层上的不同于第一晶向的第二晶向的第二半导体层；提供延伸到第一半导体层表面的开口；以及在所述开口中的所述第一半导体层上进行半导体材料再生长，所述半导体材料具有第一晶向，但须形成应变硅层来覆盖第二半导体层或再生长的半导体材料至少之一，所述硅层具有与所述下方第二半导体层或再生长的半导体材料匹配的晶向。
2.权利要求1的方法，其中，提供混合衬底包含层转移技术和键合。
3.权利要求2的方法，其中，借助于使二个半导体晶片彼此紧密接触，可选地将外力施加到接触的晶片以及加热，从而执行键合。
4.权利要求1的方法，其中，通过热混合工艺使牺牲性半导体层和覆盖的硅锗合金层转换成热混合的弛豫硅锗合金层而形成第一或第二半导体层至少之一。
5.权利要求4的方法，其中，第一和第二半导体层二者都用所述热混合来形成。
6.权利要求5的方法，其中，所述热混合在含氧气氛中于大约900-1350℃的温度下被执行。
7.权利要求1的方法，其中，在提供所述开口之前，弛豫硅锗合金层和应变硅层被形成在第二半导体层顶部。
8.权利要求1的方法，其中，提供所述开口包含在所述混合衬底顶部形成图形化的硬掩模层以及腐蚀。
9.权利要求1的方法，其中，再生长的半导体在再生长之后是不凹陷的。
10.权利要求1的方法，其中，再生长的半导体材料在再生长之后被凹陷，并在其上形成应变硅层。
11.权利要求1的方法，其中，所述应变硅层被提供在所述第二半导体层上方。
12.权利要求1的方法，其中，所述应变硅层被提供在所述再生长的半导体材料上方。
13.权利要求1的方法，其中，所述应变硅层被提供在所述第二半导体层上方和再生长的半导体材料上方。
14.权利要求1的方法，其中，在再生长之前，在所述开口内形成可选的隔层。
15.权利要求1的方法，还包含在所述应变含硅混合衬底中形成器件隔离区。
16.权利要求1的方法，还包含在所述应变含硅混合衬底上制作CMOS器件。
17.权利要求16的方法，其中，CMOS器件是nFET，所述nFET被制作在具有(100)表面取向的应变硅层顶部。
18.一种含硅混合衬底，它包含混合衬底，它包含第一晶向的第一半导体层、位于第一半导体层表面上的埋置绝缘层、以及位于所述埋置绝缘层上的不同于第一晶向的第二晶向的第二半导体层；位于第一半导体层表面部分上的再生长的半导体材料；以及覆盖再生长的半导体层或第二半导体层至少之一的应变硅层，其中，所述应变硅层的晶向与下方再生长的半导体材料或第二半导体层的晶向匹配。
19.权利要求18的含硅混合衬底，其中，所述应变硅层位于所述第二半导体层上方。
20.权利要求18的含硅混合衬底，其中，所述应变硅层位于所述再生长的半导体材料上方。
21.权利要求18的含硅混合衬底，其中，所述应变硅层位于所述第二半导体层上方和再生长的半导体材料上方。
22.权利要求18的含硅混合衬底，其中，所述第一或所述第二半导体层至少之一由热混合的弛豫硅锗合金组成。
23.权利要求18的含硅混合衬底，其中，所述第一或所述第二半导体层二者都由热混合的弛豫硅锗合金组成。
24.权利要求18的含硅混合衬底，其中，所述应变硅位于弛豫硅锗合金层顶部。
25.权利要求18的含硅混合衬底，还包含位于所述混合衬底内的隔离区。
26.权利要求18的含硅混合衬底，还包含所述应变含硅混合衬底上的CMOS器件。
27.权利要求26的含硅混合衬底，其中，CMOS器件是nFET，所述nFET被制作在具有(100)表面取向的应变硅层顶部。
28.权利要求18的含硅混合衬底，其中，所述应变硅层位于存在于所述第二半导体层上的硅锗合金层顶部。
29.权利要求18的含硅混合衬底，其中，所述应变硅层位于包含凹陷的硅锗的所述半导体材料上。
30.权利要求18的含硅混合衬底，其中，额外的埋置绝缘层和处置晶片存在于所述第一半导体层下方。
全文摘要
提供了制作应变含硅混合衬底的方法以及用此方法制作的应变含硅混合衬底。在本发明的方法中，应变硅层被形成来覆盖再生长的半导体材料、第二半导体层、或二者。根据本发明，应变硅层的晶向与再生长的半导体层或第二半导体层的晶向相同。此方法提供了一种混合衬底，其中至少一个器件层包括应变硅。
文档编号H01L21/8238GK1722363SQ200510065300
公开日2006年1月18日 申请日期2005年4月19日 优先权日2004年4月22日
发明者陈国仕, 布鲁斯·B.·多丽丝, 凯思琳·W.·瓜里尼, 杨美基, 舍里施·纳拉丝穆哈, 亚历山大·拉兹尼赛克, 克恩·拉姆, 德温得拉·K.·萨达纳, 师利仁, 杰弗里·W.·斯莱特, 杨敏 申请人:国际商业机器公司