专利名称：通过堆叠组合体内的丝焊与外部端子相连的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，一种包括由半导体器件组成的堆的多芯片封装，以及一种使半导体器件的焊盘互相连接的丝焊法。
背景技术：
一个被称为堆叠型MCP(多芯片封装(Multi-Chip Package))或简称MCP的存储器件的实例在公开号为2003-7963的日本公开专利(以下称为专利文献1)中公开了，MCP包括由诸如RAM(随机存储器)或闪速存储器的半导体器件所组成的堆叠。
下面将说明传统的MCP，其包括由DRAM(动态随机存储器)形式的存储芯片和作为控制存储芯片的部件的CPU(中央处理器)所组成的堆叠。
附图中的图1A是示出该MCP的内部结构的俯视图，而图1B则是沿图1A的虚线520-530所获得的剖视图。
如图1A和1B中所示，存储芯片110和CPU芯片130依次堆叠在绝缘板300上。如图1B中所示，存储芯片110和CPU芯片130的暴露的上表面被模制塑胶层302覆盖了。
如图1A中所示，存储芯片110和CPU芯片130每一个都具有包含长边和短边的拉长的矩形形状，并具有多个沿着每一短边安放的焊盘2000。CPU芯片130的焊盘2000和存储芯片110的焊盘2000通过丝焊而互相连接。将CPU芯片130和存储芯片110的短边上的焊盘2000互相连接，因为CPU芯片130和存储芯片110的短边具有相同的尺寸，而CPU芯片130的长边则比存储芯片110的长边要长，所以当堆叠CPU芯片130和存储芯片110的时候，会暴露它们的短边上的焊盘2000以通过丝焊来互相连接。
CPU芯片130还具有多个沿着它的每一长边安放并通过丝焊与安置在绝缘板300上的底板焊盘306相连的焊盘2000。在绝缘板300上的底板焊盘306通过互连(未示出)而与绝缘板300的下表面上的隆起304相连。
下面将详细说明图1A和图1B中所示的MCP的存储芯片110。
附图中的图2示出了存储芯片110的电路布置。
如图2中所示，存储芯片110具有被分成多个存储体310A至310D的包含存储单元的存储区，与各存储体310A至310D相联系的多个阵列控制电路140A至140D，充当从外部电路接收信号并向其提供信号的端子的多个焊盘2000，控制焊盘2000和阵列控制电路140A至140D之间的信号的外围电路150，以及安放在各焊盘2000和外围电路150之间的多个输入保护电路160。外围电路150安放在存储芯片110的中部以及存储体310A至310D和焊盘2000之间的区域。
阵列控制电路140A具有在存储体310A中选择希望的存储单元的译码器和用于将在所选择的位线中获得的小的电位差放大为预定电压的读出放大器。阵列控制电路140B至140D在结构上与阵列控制电路140A相同，将不在下面详细说明。
外围电路150具有信号控制器，用于基于从外部电路接收的诸如RAS(行地址选通)、CAS(列地址选通)和WE(允许写入)信号，发送信号到阵列控制电路140A至140D以从存储体310A至310D中选择存储单元，从存储单元读出信息，以及在存储单元中写入信息。
每一个输入保护电路160都具有防止电路遭受由静电放电或电荷聚集放电而引起的破坏的保护器件。保护器件包括防止电路被人体模型(HM)或机器模型(MM)破坏的静电击穿保护器件，充当输入保护电阻的电阻器件，以及防止电路被引线框中的电荷聚集破坏的CDM(带电的器件模型)器件，等等。电路中的CDM器件和静电击穿保护器件在半导体衬底的表面上形成，如同电路中的晶体管器件一样。CDM器件是根据本发明的电荷聚集破坏的保护器件。
焊盘2000包括充当从外部电路接收信号的端子的输入焊盘、向外部电路提供信号的输出焊盘、充当输入和输出端子的I/O焊盘、电源焊盘和接地焊盘。输入焊盘包括用于RAS信号的焊盘、用于CAS信号的焊盘、用于选择芯片的CS(片选)焊盘，以及用于指定存储单元地址的地址焊盘。图2在表示那些焊盘的时候示出了输入焊盘2000a和I/O焊盘2000b。
附图中的图3是示出在图2中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图。
如图3中所示，输入保护电路160包括安放在输入焊盘2000a和外围电路(未示出)之间的CDM器件161、电阻器件263以及静电击穿保护器件(EBP器件)162。充当初始输入级电路的输入缓冲器170连接到输入焊盘2000a。输入缓冲器174跟在输入缓冲器170之后充当第二级输入缓冲器。充当初始输入级电路的输入缓冲器171和充当最终输出级电路的输出缓冲器172连在I/O焊盘2000b上。输出缓冲器173放在作为最终输出级电路的输出缓冲器172之前，而输入缓冲器175则跟在输入缓冲器171的后面充当第二级输入缓冲器。这些缓冲器是在半导体衬底的表面上形成的，与图2中所示的外围电路150中的晶体管器件的情况相同。
连在输入焊盘2000a上的初始输入级电路，以及连在I/O焊盘2000b上的初始输入级电路和最终输出级电路被安放得接近这些焊盘。
下面将说明另一种传统MCP。
附图中的图4A是示出MCP的内部结构的俯视图，而图4B则是沿图4A中的虚线540-550所获得的剖视图。
如图4A和4B中所示，存储芯片210和CPU芯片230依次堆叠在绝缘板230上。如图4B中所示，存储芯片210和CPU芯片230的上表面被模制塑胶层302覆盖了，隆起304安放在绝缘板300的下表面，如同图1A和1B中所示的MCP的情况一样。
如图4A中所示，存储芯片210和CPU芯片230每一个都具有包含长边和短边的拉长的矩形形状，并具有沿着每一长边安放的多个焊盘2000。CPU芯片230的焊盘2000和存储芯片210的焊盘2000通过丝焊而互相连接。将在CPU芯片230和存储芯片210的长边上的焊盘2000互相连接，因为CPU芯片230和存储芯片210的长边具有相同的尺寸，而CPU芯片230的短边比存储芯片210的短边要短，所以当堆叠CPU芯片230和存储芯片210的时候，会暴露它们的长边上的焊盘2000以通过丝焊来互相连接。
CPU芯片230还具有沿着它的每一短边安放并通过丝焊与安置在绝缘板300上的底板焊盘306相连的多个焊盘2000。在绝缘板300上的底板焊盘306通过互连(未示出)而与绝缘板300的下表面上的隆起304相连。
下面将详细说明图4A和图4B中所示的MCP的存储芯片210。
附图中的图5示出了存储芯片210的电路布置。如图5中所示，存储芯片210具有多个存储体310A至310D，多个阵列控制电路240A至240D，多个焊盘2000，外围电路250，以及多个输入保护电路260。这些电路的功能与图2中所示的存储芯片110的电路相同，下面将不再详细说明。
在图5中所示的存储芯片210上，外围电路250安放在存储芯片210的中部。
附图中的图6是示出在图5中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图。
如图6中所示，输入焊盘2000a通过存储体310上的互连280而与外围电路(未示出)相连。输入保护电路260包括安放在输入焊盘2000a和外围电路之间的CDM器件161、静电击穿保护器件162以及电阻器件263。电阻器件263安放在CDM器件161和静电击穿保护器件162之间的互连280上。充当初始输入级电路的输入缓冲器270连在输入焊盘2000a上。I/O焊盘2000b通过互连281而与充当最终输出级电路的输出缓冲器271相连，而且还通过互连282而与充当初始输入级电路的输入缓冲器272相连。初始输入级电路和最终输出级电路包含在图5中所示的外围电路250中。
互连281具有大于互连280、282的宽度。通过互连281和I/O焊盘2000b传输到外部电路的输出信号需要充分放大，以便外部电路必定能够接收该输出信号。因此，互连281具有大得足以使放大的输出信号通过那里的宽度。
下面将说明输入保护电路260的细节。图5中所示的输入保护电路260在结构上与图2中所示的输入保护电路160相同。因此，下面将说明输入保护电路160。
附图中的图7是示出各输入保护电路160的电路布置的电路图。
如图7中所示，输入保护电路160具有静电击穿保护器件162、电阻器件263以及CDM器件161。
静电击穿保护器件162与将输入焊盘2000a和电阻器件263彼此相连的第一互连157相连。静电击穿保护器件162包括提供由N型扩散层164和P型扩散层165所构成的结的二极管151、P沟道晶体管(在下文中称作“P-ch Tr”)152以及N沟道晶体管(在下文中称作“N-chTr”)153。P-ch Tr 152具有与第一互连157相连的漏极，以及与电源电位相连的栅极和源极。N-ch Tr 153具有与第一互连157相连的漏极，以及与接地电位相连的栅极和源极。
CDM器件161与将电阻器件263连在输入缓冲器170上的第二互连158相连。CDM器件161包括N-ch Tr 155和N-ch Tr 156。N-ch Tr155具有与第二互连158相连的源极，与接地电位相连的栅极，以及与电源电位相连的漏极。N-ch Tr 156具有与第二互连158相连的漏极，以及与接地电位相连的栅极和源极。
经由第一互连157、电阻器件263和第二互连158将输入到输入焊盘2000a的信号提供到输入缓冲器170，其中静电击穿保护器件162连在第一互连157上，CDM器件161连接在第二互连158上。当正的或负的高电压施加于输入焊盘2000a的时候，在该电压到达输入缓冲器170之前，该电压即刻被输入保护电路160的器件放电到GND(地)或电源。因此，防止了输入缓冲器170遭受不适当的高电压。
在上述传统的MCP中，CPU芯片的焊盘是通过丝焊而与绝缘板上的焊盘直接相连的。在公开号为204720/99的日本公开专利(以下称为专利文献2)中公开了一种半导体器件，其中通过丝焊，两个半导体芯片中的一个的焊盘经由另一个半导体芯片的焊盘与绝缘板上的焊盘相连。
上述传统的MCP具有多个具有不同尺寸的堆叠的半导体芯片。如果为了增大的存储容量，多个存储芯片需要堆叠为MCP，那么就得堆叠具有相同尺寸的存储芯片。
如果多个存储芯片(图3或图6中所示的每一个)是简单堆叠的，那么上面的存储芯片就会覆盖下面的存储芯片。特别地，很难在由具有位于中心的焊盘的相等大小的芯片所构成的堆叠上执行丝焊，例如LOC(芯片上引线封装(Lead on Chip))。
由两个存储芯片和CPU芯片组成的堆叠苦于以下问题根据传统的焊盘结构，单根焊线连在一个焊盘上。就访问两个存储芯片的CPU芯片而言，该CPU芯片分别发送信号到这两个存储芯片的相同功能的焊盘。因此，CPU芯片的一个焊盘需要通过相应的焊线与这两个存储芯片的焊盘相连。由于充当信号输出源的焊盘与一个以上的焊盘相连，所以它们易受增大的寄生电容的影响，增大的寄生电容易于发生在焊盘之间传输的信号的速度上的延迟和在传输信号所需的功率电平上的增长。这些问题使得对于输入和输出信号来说涉及了两个或更多的堆叠的芯片的情况下，维持信号驱动频率很难。
如果三个或更多的芯片堆叠，并且最上面的芯片与最下面的芯片跳过中间的芯片通过丝焊而相连，那么焊线也许会易于接触中间的芯片。因此，依照丝焊法，技术上很难跳过中间的芯片将最上面的芯片与最下面的芯片相连。此外，在垂直间隔很大的焊盘之间连接的焊线容易引起成问题的寄生电容。
专利文献2中公开的方法不能直接应用于具有由相同尺寸的芯片构成的堆叠的MCP。专利文献2没有公开任何关于将两根焊线与一个焊盘相连的方法的具体的东西。
传统的MCP不仅遭受上述丝焊的问题，还有下列有关存储芯片的电路布图的问题在图3中所示的存储芯片中，外围电路从存储体和焊盘之间的区域延伸至该芯片的中部。但是该外围电路具有放置在芯片中部的主电路。因此，每一个初始输入级电路都是与外围电路的主电路隔开的。很难满足存储芯片的高速需求，除非考虑由将初始输入级电路连接到外围电路的主电路上的互连的CR值(电容和电阻值)所导致的信号传播延迟来设计它。此外，存储芯片具有很大的功耗需求，因为与初始输入级电路远远隔开的外围电路的主电路需要被驱动。
在图6中所示的存储芯片中，由于每一个初始输入级电路都被定位得接近外围电路的主电路，所以从焊盘到初始电路的连接需要调节，以便在初始输入级电路之间不会发生偏移。此外，由于输出缓冲器是与每一焊盘隔开的，并且通过宽的互连连接到那里，所以互连的电容很大。充当最终输出级电路的输出缓冲器的晶体管的尺寸很大，因为该晶体管需要发送大功率的信号到宽的互连，导致晶体管的结电容的增大。因此，由互连的CR值所引起的信号的传播延迟增大了。
发明内容
本发明的一个目标是提供一种半导体器件，其在这样的半导体器件堆叠的时候能够通过丝焊而连接到外部端子上，一种包括由这样的半导体器件所构成的堆叠的多芯片封装，以及一种在半导体器件之间的丝焊方法。
根据本发明，一种半导体器件，包括具有四条边的矩形芯片、分别与不同外部端子相连的金属丝以及沿着矩形芯片的四条边中的一条安放并且直接与所述连在所述不同外部端子上的金属丝相连的焊接区。
由于不同外部端子通过金属丝而直接焊接到焊接区上，经由一根金属丝从一个外部端子输入的信号能够经由其它金属丝发送到其它外部端子。因为焊接区沿着矩形芯片的四条边中的一条安放，所以金属丝能够很容易地连接在接近外部端子的焊接区上。如果多个这样的半导体器件堆叠，使得它们的焊盘是暴露的，那么它们的堆叠面积就被增大，避免了堆叠半导体器件组合体的平面面积增大。
焊接区可以具有拉长的矩形形状。由于焊接区具有拉长的矩形形状，如果焊接到焊接区的单根金属丝的接头是圆形的并且该圆形的直径小于焊接区的长边的长度的一半，那么两根或更多的金属丝就能够直接焊接在焊接区上。
在根据本发明的半导体器件中，焊接区可以具有多个单位焊盘，每一个单位焊盘都可与单根金属丝相连。即使焊接到一个单位焊盘的金属丝和焊接到其它单位焊盘的金属丝分别连接在不同外部端子上，由于这些单位焊盘是通过互连而彼此相连的，这些金属丝还是彼此相连的。
在半导体器件中，多个焊接区可以沿着该矩形芯片的四条边中的一条安放。因为焊接区是沿着一条边安放的，所以如果上述半导体器件这样堆叠，使得它们的边处于彼此平行的位置并且它们的焊盘是暴露的，那么所有沿着这些边安放的焊盘都能够通过丝焊而焊接到外部端子上，并且半导体器件的堆叠面积增大了，避免了堆叠半导体器件组合体的平面面积增大。
根据本发明，多芯片封装包括第一和第二半导体器件的堆叠组合体，第一和第二半导体器件每一个都包括上述半导体器件，其中第一半导体器件具有作为焊接区的第一焊盘，第二半导体器件具有作为焊接区的第二焊盘，并且所述第一半导体器件在与安放焊接区所沿的边垂直的方向上，在位置上相对于第二半导体器移动了，使得第一焊盘和第二焊盘是暴露的，第一焊盘与焊接到一个外部端子的第一金属丝相连，第二焊盘通过不同于第一金属丝的第二金属丝与第一焊盘相连。
这些半导体器件每一个都具有沿着它的一条边安放的焊盘，并且是一个堆叠在另一个上面的，这些边在与它们垂直的方向上在位置上相对于彼此移动了，使得这些焊盘都是暴露的。因此，即使第一和第二半导体器件具有相同的尺寸，它们的焊盘也能够通过第二金属丝相连。从而，从外部端子输入的信号也能够输入到第二焊盘。
根据本发明的多芯片封装还可以包括第三半导体器件，它具有一个外部端子并且堆叠在第一半导体器件上，使得第一焊盘是暴露的。第三半导体器件堆叠在第一半导体器件上，并且第三半导体器件的外部端子与连在第二焊盘上的第一焊盘相连。因此，从第三半导体器件的外部端子输出的的信号被输入到第一和第二半导体器件。如此，第三半导体器件能够将共用信号发送到第一和第二半导体器件。
在该多芯片封装中，第一焊盘可以与第一半导体器件的内部电路电绝缘。由于第一焊盘与第一半导体器件的内部电路电绝缘，所以从第三半导体器件的外部端子输出的信号没有输入到第一半导体器件，而是输入到第二半导体器件。因此，第三半导体器件能够发送用于选择第二半导体器件的信号。
在该多芯片封装中，第一和第二半导体器件中的至少一个可以包括被分成多个存储体的存储区，用于处理在存储体和外部电路之间传输的信号的连在存储体上并相等地与存储体隔开的外围电路，以及用于放大将要提供给外部电路的输出信号的、连在外围电路上并且与外围电路相比放置得更接近焊盘的缓冲器。
由于外围电路与存储体相等地隔开，并且用于放大输出端子的缓冲器放置得与外围电路相比更接近焊盘，所以如果外围电路为存储体所围绕，那么该缓冲器就被安放在焊盘和存储体之间。由于输出信号在与存储体相比更接近焊盘处被放大，所以多芯片封装所消耗的电功率小于从外围电路输出的大功率的信号。
在多芯片封装中，第一和第二半导体器件中的至少一个可以包括连接焊盘到外围电路的互连，所述焊盘被提供有来自外部电路的信号；第一输入保护电路，与互连相连，与存储体相比更接近外围电路；以及第二输入保护电路，与互连相连，与第一输入保护电路相比更接近焊盘，并且安放在焊盘和存储体之间。
因为，第一输入保护电路和第二输入保护电路跨过存储体连在互连上，所以由在存储体之上延伸的互连的长度所施加的阻抗充当了避免半导体器件的电路受到破坏的器件。
根据本发明，还提供一种在具有第一焊盘的第一半导体器件和具有第二焊盘的第二半导体器件之间的丝焊的方法，其中第一焊盘具有能够直接将多根金属丝焊接到那里的丝焊区，第二焊盘具有能够将至少一根金属丝焊接到那里的丝焊区，该方法包括这些步骤将连在一个外部端子上的第一金属丝焊接到第一焊盘；将第二金属丝焊接到第一焊盘；以及将第二金属丝焊接到第二焊盘。
由于第二焊盘是通过第一焊盘而与外部端子相连的，所以金属丝不需要从外部端子直接焊接到第二焊盘。因为没有从外部端子直接焊接到第二焊盘的金属丝，所以降低了当金属丝更长时的更大寄生电容。
根据本发明，即使具有一个尺寸的多个芯片堆叠，这些芯片也能够通过丝焊而互相连接。如果这些芯片包括堆叠在存储器封装内的存储器，那么该存储器封装的存储容量就能够至少是传统存储器封装的两倍。避免了每一个芯片的面积增大，并且能够加快存储器封装内的信号处理的速度。
在多芯片封装的存储器中，充当信号的最终输出级电路的缓冲器被安放得接近焊盘。因此从缓冲器到焊盘的距离比在此之前的要短，降低了由互连的CR值所施加在缓冲器上的负载。此外，由于充当最终输出级电路的缓冲器没有安放在外围电路中，而是放得接近焊盘，所以从缓冲器到外围电路的互连在宽度上细，并且互连电容小。
本发明的上述以及其它目标、特征和优点，将由于下面参考示出了本发明的实例的附图的说明而变得显而易见。
图1A是示出传统MCP的内部结构的俯视图；图1B是图1A中所示的传统MCP的剖视图；图2是图1A和图1B中所示的MCP的存储芯片的电路布置的框图；图3是图2中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图；图4A是示出另一传统MCP的内部结构的俯视图；图4B是图4A中所示的传统MCP的剖视图；图5是图4A和图4B中所示的MCP的存储芯片的电路布置的框图；图6是图5中所示的电路布置中从输入焊盘和I/O焊盘到外围电路的电路连接的框图；图7是示出每一个输入保护电路的电路布置的电路图；图8A和8B是示出根据本发明第一实施例的MCP的布置的俯视图；
图9是图8A和8B中所示的MCP的剖视图；图10A、10B和10C是示出其它焊盘的局部放大俯视图；图11是图8A和8B中所示的MCP的存储芯片的电路布置的框图；图12是图11中所示的存储芯片的俯视图；图13是示出在图11中所示的存储芯片中信号发送和接收所用的方式的俯视图；图14A、14B和14C是说明图9中所示的MCP的丝焊法的局部剖视图；以及图15是根据本发明的第二实施例的半导体器件的剖视图。
具体实施例方式
根据本发明的半导体器件在于它们包括具有能够将它们自己直接与连接在不同外部端子上的金属丝相连的区域的焊盘。
第一实施例图8A是示出根据本发明第一实施例的MCP的布置的俯视图，而图8B则是图8A中所示的MCP的焊盘的放大的俯视图。
如图8A中所示，MCP包含下部存储芯片10，上部存储芯片20以及作为用于控制下部及上部存储芯片10、20的部件的CPU芯片30。下部及上部存储芯片10、20具有相同的类型和相同的尺寸。下部存储芯片10具有接近并沿着它的一条边18安放的焊盘11a至11e。相似地，上部存储芯片20具有接近并沿着它的一条边28安放的焊盘21a至21e，CPU芯片30具有接近并沿着它的一条边安放的焊盘31a至31e。
上部存储芯片20堆叠在下部存储芯片10上，边28在位置上从边18在与它垂直的方向上移动了，这样使得下部存储芯片10的焊盘11a至11e是暴露的。CPU芯片30堆叠在上部存储芯片20上，使得上部存储芯片20的焊盘21a至21e是暴露的，焊盘11a至11e、焊盘21a至21e、焊盘31a至31e中的每一个都具有在芯片的边的位置移动的方向上拉长的(即长边延长的)矩形形状。
CPU芯片30的焊盘31b、31c充当提供CS(片选)信号的输出端子，上部存储芯片20的焊盘21b充当接收CS信号的输入端子，下部存储芯片10的焊盘11b充当接收CS信号的输入端子。焊盘31b连在焊盘21b上，而焊盘21b没有连在下部存储芯片10上。焊盘31c通过焊盘21c而与下部存储芯片10的焊盘11b相连，焊盘21c与上部存储芯片20上的电路电绝缘。当CPU芯片30选择下部存储芯片10的时候，CPU芯片30从焊盘31c经由焊盘21c发送一个CS信号到焊盘11b。当CPU芯片30选择上部存储芯片20的时候，CPU芯片30从焊盘31b发送一个CS信号到焊盘21b。
CPU芯片30的焊盘31a、31d、31e充当提供为存储芯片10、20所共用的信号的输出端子，共用信号例如是地址和WE信号。焊盘31a经由焊盘21a与焊盘11a相连，焊盘31d经由焊盘21d与焊盘11d相连，焊盘31e经由焊盘21e与焊盘11e相连。
CPU芯片30具有与安装在绝缘板350上的底板焊盘352相连的其它焊盘33。底板焊盘352通过互连(未示出)而与绝缘板350的下表面上的隆起304(参见图9)相连，以经由隆起304向外部器件发送信号和从其接收信号。
图8B示出了由“x”所指示的在焊盘21a、31a上的丝焊区。如图8B中所示，金属丝360、362被焊接到焊盘21a上的两个相应的丝焊区“x”。焊盘21a具有50μm长的短边和100μm长的长边。在基于超声波热压焊技术的丝焊法中，在金属丝的末梢形成并压在焊接区的丝焊区上的球的直径一般大于所使用的金属丝的直径。如果将具有在20至30μm范围内变动的直径的金属丝用于丝焊，那么所压出的球的直径就在40至50μm的范围内。然而，上述的焊盘的外形尺寸使得金属丝末梢的球保持在横向越过焊盘21a的丝焊区内。
当一根金属丝焊接到这两个丝焊区中的一个上的时候，在该焊盘上另一个至少50μm×50μm大的丝焊区还可以利用，另外的金属丝可以焊接到该另一个丝焊区上。由于焊盘21a像这样具有两个丝焊区，所以两根金属丝能够直接焊接到焊盘21a上而不重叠。焊盘31a也具有两个由“x”所指示的丝焊区，并允许两根金属丝焊接到那里。
图9是图8A中所示的MCP的剖视图，它是沿着图8A中的虚线500-510获得的。
下部及上部存储芯片10、20具有相同类型和相同尺寸。如图9中所示，在下部存储芯片10上，上部存储芯片20在位置上被向右移动，使得需要通过丝焊而与金属丝相连的下部存储芯片10上的焊盘是暴露的。因此，如图8A中所示，下部存储芯片10上的焊盘很容易用于丝焊。
下面将说明根据本实施例用在该MCP中的其它焊盘。
图10A、10B和10C是示出用在该MCP中的其它焊盘的放大的局部俯视图。
图10A示出了下部存储芯片10、上部存储芯片20以及CPU芯片30的焊盘。图10A中所示的焊盘与图8A中所示的那些相似，只是CPU芯片30上的焊盘具有正方形形状。CPU芯片30的焊盘32a、32b、32c可以具有正方形形状，因为只有一根金属丝焊接到焊盘32a、32b、32c中的每一个。下部存储芯片10和上部存储芯片20上的焊盘以与图8A中所示的相同模式通过金属丝而互相连接。
图10B示出了下部存储芯片10、上部存储芯片20和CPU芯片30的其它焊盘。下部存储芯片10和上部存储芯片20的每一个焊盘都具有矩形形状，该矩形形状的长边在与该芯片的边的位置移动的方向垂直的方向上延伸。这些焊盘能够像图10B中所示的那样布置，如果该焊盘的长边能够沿着下部存储芯片10和上部存储芯片20的边来布置。焊盘32a通过焊盘22a与焊盘12a相连。焊盘32b、32c充当提供CS信号的输出端子。焊盘23b与没有与下部存储芯片10相连的焊盘22b相连。焊盘32c经由焊盘22c与焊盘12b相连。
如果图10A中所示的焊盘21a的短边在长度上延伸两倍，那么就能够将四条金属丝焊接到焊盘21a上。这个修改也可应用于图10A中所示的上部存储芯片20的其它焊盘以及下部存储芯片10的焊盘11a至11e，并且还能应用于图10B中所示的上部存储芯片20和下部存储芯片10的焊盘。
图10C示出了下部存储芯片10、上部存储芯片20以及CPU芯片30的再另外的焊盘。在图10C中，下部存储芯片10和上部存储芯片20的每一个焊盘都包括两个各具有一个能够焊接单根金属丝的丝焊区的单位焊盘，这两个单位焊盘通过互连而彼此相连。下部存储芯片10的焊盘13a包括两个通过互连15a而彼此相连的单位焊盘14a。相似地，上部存储芯片20的焊盘23a也包括两个通过互连而彼此相连的单位焊盘24a。下部存储芯片10和上部存储芯片20的其它焊盘具有与焊盘13a、23a相同的结构。
如图10C中所示，上部存储芯片20的焊盘23a的两个单位焊盘24a中的一个与CPU芯片30的焊盘32a相连，而另一个则与下部存储芯片10的两个单位焊盘14a中的一个相连。连接在单位焊盘之间的互连被绝缘薄膜覆盖了。每一个焊盘可以包括两个以上的单位焊盘。
下面将说明图8A中所示的MCP的存储芯片。由于下部存储芯片10和上部存储芯片20在结构上是相同的，所以下面将说明下部存储芯片10的结构细节，而省略了上部存储芯片20的。
图11以块的形式示出了下部存储芯片10的电路布置。图11中所示焊盘的布图与图8A中所示的焊盘的布图的不同在于输入和输出信号的类型。
图11中所示的下部存储芯片10具有存储体5A至5D，阵列控制电路40A至40D，多个焊盘1000，外围电路50以及输入保护电路60。外围电路50夹在存储体5A、5C与存储体5B、5D之间，并被安放在离这些存储体相等的距离上。这些电路的功能与图2中所示的传统存储芯片110中的那些相同，下面将不详细说明。只不过有代表性的焊盘是用1000来表示的。
所有焊盘1000都是沿着下部存储芯片10的两条长边中的一条安放的，并比图11中所示的下存储体5B、5D更接近下部存储芯片10的边缘。每一个焊盘1000都具有拉长的矩形形状，并且具有处于与下部存储芯片10的长边平行的位置的短边。
根据本实施例，如图11中所示，充当从I/O焊盘1000b输出的信号的最终输出级电路的输出缓冲器71被放置得与外围电路50相比更接近I/O焊盘1000b。
下面将说明从焊盘1000到外围电路50的电路连接。
图12示出了图11中所示的存储芯片中从输入焊盘和I/O焊盘到外围电路的电路连接。
如图12中所示，输入焊盘1000a经由存储体5B上的互连80与在外围电路50中充当初始输入级电路的输入缓冲器72相连。根据当前实施例，输入保护电路60的静电击穿保护器件162安放在输入焊盘1000a和存储体5B之间，并且与互连80相连。输入保护电路60的CDM器件161安放在存储体5B和外围电路50之间，并且与互连80相连。
通常，如图6中所示，电阻器件是安放在静电击穿保护器件162和CDM器件161之间的。然而，根据当前实施例，电阻器件263的电阻被由互连80的长度所施加的阻抗代替了。因此省却了传统的电阻器件263。
充当最终输出级电路的输出缓冲器71安放在I/O焊盘1000b和存储体5D之间。I/O焊盘1000b经由互连81与输出缓冲器71相连。输出缓冲器71经由存储体5D上的互连82与外围电路50中的输出缓冲器73相连。
由于最终输出级电路安放在用于将信号提供到外部电路的线路中，接近从外围电路50越过存储体5D放置的I/O焊盘1000b，所以将要传输给最终输出级电路的信号可以具有小功率，使得将互连82做得比互连81窄成为可能。因此，存储体5D上的互连82的宽度不需要和传统互连的宽度一样大。此外，从输出缓冲器71到I/O焊盘1000b的距离比传统的距离要短，降低了由互连的CR值在输出缓冲器71上所施加的负载。在此以前，已通过较宽较长的互连来传输大功率的信号。但是，根据本发明，可以通过更窄的互连来传输小功率的信号，从而使得功耗比以前的要小。由于安放在存储体5D上用于传输输出信号的互连82可以比以前的窄，所以互连82的电容更小，并且防止了互连82妨碍应该宽的互连图案，例如电源线。
I/O焊盘1000b还经由安放在存储体5D上的互连83与外围电路50中充当初始输入级的输入缓冲器74相连。输入保护电路60的静电击穿保护器件162安放在I/O焊盘1000b和存储体5D之间，并且与互连83相连。输入保护电路60的CDM器件161安放在存储体5B和外围电路50之间，并且与互连83相连。
在用于传输来自I/O焊盘1000b的输入信号的线路中，电阻器件263的电阻被互连83的长度所施加的阻抗替代了，如同从输入焊盘1000a到外围电路50的电路连接一样。因此，传统的电阻器件263也可以省却。
下面将说明图11中所示的下部存储芯片10中的电路布图。
图13示出了根据本实施例在下部存储芯片中发送和接收信号的方式。
一般地，更接近半导体器件的焊盘放置的外围电路允许信号在外部电路和外围电路之间以较高的速度来发送和接收，使得以较高的速度来操作半导体器件成为可能。
在图11中所示的存储芯片中，焊盘1000是沿着该存储芯片的一条长边布置的，如果接近焊盘1000来安放外围电路，那么由于存储体5B、5D接近外围电路，所以信号能够以较高的速度在存储体5B、5D和外围电路之间发送和接收。然而，尽管存储体5B、5D是接近外围电路放置的，存储体5A、5C还是比存储体5B、5D离外围电路远，所以信号在存储体5A、5C和外围电路之间以较低的速度发送和接收。如果由此信号以根据所访问的存储体而定的不同速度来发送和接收，那么存储芯片的电路就必须设计得使所有的信号速度都等于最低信号速度，而因此存储芯片或半导体器件的操作速度就不得不降低。
根据本实施例，如图11中所示，外围电路50夹在存储体5A、5C与存储体5B、5D之间。因此，对于这些存储体来说，信号在这些存储体和外围电路50之间以基本相等的速度发送和接收，如图13中的箭头52所示。此外，因为外围电路50和焊盘之间的距离是基本相等的，所以对于这些焊盘来说，信号在外围电路50和焊盘之间以基本不变的速度发送和接收，如图13中的箭头54所示。
下面将说明用于MCP的丝焊法。
图14A、14B和14C是说明图9中所示的用于MCP的丝焊法的局部剖视图。下面将说明在焊盘31a、21a、11a上执行的丝焊法。例图中省去了其它的焊盘。假定焊盘31a、21a、11a每个具有尺寸为100μm×50μm的拉长的矩形形状，并且在该丝焊法中使用的金属丝具有在20至30μm范围内的直径。
下部存储芯片10、上部存储芯片20以及CPU芯片30具有相应的在其上安放了焊盘的表面，那些表面除焊盘之外都被用于保护电路的晶片涂层等覆盖了。如图14A中所示，给绝缘板350涂上一层粘合剂，并将下部存储芯片10放置在那上面。然后，给下部存储芯片10涂上一层粘合剂，并将上部存储芯片20放置在那上面。在下部存储芯片10上，将上部存储芯片20在位置上移动到图14A中的右边，使得下部存储芯片10的焊盘11a不为上部存储芯片20所覆盖。其后，给上部存储芯片20涂上一层粘合剂，并将CPU芯片30堆叠在那上面。
如图14B中所示，基于超声波热压焊技术，将金属丝360焊接到焊盘31a，然后将其焊接到焊盘21a。特别地，将金属丝360焊接到焊盘21a的更接近CPU芯片30的一半区域。
然后，如图14C中所示，基于超声波热压焊技术，将金属 362焊接到焊盘21a的剩余的半个区域，然后将其焊接到焊盘11a上。
由于焊盘21a具有两个丝焊区，所以有可能将金属丝360和金属丝362焊接到焊盘21a上。
如果堆叠了三个或更多的芯片，那么最上部芯片和最下部芯片就彼此大大地隔开了。可以通过将金属丝从最上部芯片焊接到中间芯片，然后从中间芯片焊接到最下部芯片，来电连接最上部芯片和最下部芯片，而不是通过直接在最上部芯片和最下部芯片之间焊接金属丝。
在当前实施例中，金属丝被从上部芯片焊接到下部芯片。但是，也可以将金属丝从下部芯片焊接到上部芯片。
用根据本发明的半导体器件，由于不同外部端子能够通过金属丝直接焊接到焊盘上，所以可以将经由一根金属丝从一个外部端子输入的信号，通过其它金属丝发送到其它外部端子。
由于焊盘是沿着芯片的四条边中的一条安放的，所以能够容易地将金属丝连接到接近外部端子的焊盘上，诸如另一个芯片的焊盘。如果多个这样的芯片或半导体器件堆叠，这使得它们的焊盘是暴露的，那么就增大了堆叠的面积，避免了堆叠半导体器件组合体的平面面积增大。
由于焊盘是沿着芯片的一条边安放的，所以如果堆叠多个这样的芯片或半导体器件，使得它们的边处于彼此平行的位置，并且它们的焊盘是暴露的，那么就可以通过丝焊来将所有沿着这些边安放的焊盘都焊接到外部端子上，并增大了半导体器件的堆叠的面积，避免了堆叠半导体器件组合体的平面面积增大。
在根据本发明的MCP中，将两个各具有沿着它的一条边安放的焊盘的存储芯片，一个堆叠在另一个之上，这两条边在与它们垂直的方向上从彼此移开，使得焊盘是暴露的。因此，即使存储芯片具有相同的尺寸，存储芯片的焊盘还是能够通过焊线相连。因此，从外部端子输入到一个存储芯片信号也能够经由焊线输入到其它存储芯片。
此外，CPU芯片堆叠在这两个存储芯片中上部的那个上，并且具有与上部存储芯片的焊盘相连的外部端子，并且上部存储芯片的焊盘连在下部存储芯片的焊盘上。因此，从CPU芯片的外部端子输出的信号被输入到这两个存储芯片中。因此，CPU芯片能够发送共用信号到这两个存储芯片。
此外，在包括一个CPU芯片和两个存储芯片的MCP中，与内部电路电绝缘的焊盘是安放在上部存储芯片上的，并且CPU芯片经由上部存储芯片的焊盘与下部存储芯片相连。用这样的布置，从CPU芯片输出的信号没有输入到上部存储芯片，而是被施加于下部存储芯片。因此，CPU芯片能够发送信号来选择下部存储芯片。
在包括三个或更多的芯片的MCP中，通过将金属丝从最上部芯片焊接到中间芯片，然后从中间芯片焊接到最下部芯片，来电连接最上部芯片和最下部芯片，而不是跳过中间芯片通过直接在最上部芯片和最下部芯片之间焊接金属丝。以这种方式，降低了当金属丝更长时更大的寄生电容。
在根据当前实施例的存储芯片中，由于外围电路安放在离存储体相等的距离上，所以信号处理操作得到优化，减少了时钟偏移，信号能够得到高速处理。
第二实施例根据本发明的第二实施例，一个MCP包括三个堆叠的存储芯片。
图15以截面图示出了根据本发明的第二实施例的MCP。
如图15中所示，MCP具有两个闪速存储器91、92和DRAM 90。DRAM 90可以用SRAM(静态随机存储器)来代替。
如图15中所示，两个存储器91、92是一个堆叠在另一个上的，如同根据第一实施例的存储芯片的情况一样，并且DRAM 90堆叠在闪速存储器91上。如同第一实施例一样，闪速存储器91、92和DRAM90通过丝焊相连，以执行闪速存储器91、92和DRAM 90之间的所希望的操作。与DRAM 90的焊盘相连的闪速存储器91、92的焊盘，以与在此之前的相同的方式与那里相关联，下面将不详细说明上述连接。
如同第一实施例一样，作为最上层的DRAM 90的焊盘1100c经由一个互连(未示出)与连在隆起304上的底板焊盘354a相连。
根据本发明的第二实施例，作为最下层的闪速存储器92的焊盘1100a与绝缘板350的底板焊盘354b相连，并且还与作为中间层的闪速存储器91的焊盘1100b相连。底板焊盘354b充当连接到电源或接地端子上的端子。
因而，作为中间和最下层的闪速存储器91、92可以经由绝缘板350的底板焊盘354b与电源和接地电位相连，而不是经由DRAM 90。
焊盘1100a和焊盘1100b可以不彼此相连，而是焊盘1100b可以直接与连接在电源或接地端子上的底板焊盘354b相连。作为选择，如图15中虚线所示，焊盘1100b可以与DRAM 90的焊盘相连，以经由闪速存储器91、92将DRAM 90连接在电源或接地端子上。闪速存储器91、92的焊盘1100a、1100b并不局限于与电源或接地端子相连，而是可以用作提供控制信号的焊盘，该控制信号是用于输入数据到闪速存储器91、92或从它们输出数据的。
在根据第二实施例的包括DRAM和闪速存储器的MCP中，可以将存储在DRAM中的信息依次发送给闪速存储器。
在第一和第二实施例中，三个半导体芯片堆叠在一起。然而，四个或更多的半导体芯片也可以堆叠在一起。
堆叠在存储器芯片上的存储控制芯片并不局限于CPU芯片，而可以是存储控制器。
在第一实施例中，与在第二实施例中一样，可以通过焊线直接与绝缘板350的底板焊盘352相连而将两个下部芯片连接在电源和接地电位上。
在第一实施例中，如果图8A中所示的上部存储芯片20还能够在位置上向右移，以提供更大的下部存储芯片10的暴露区域，那么下部存储芯片10的上侧焊盘11a和下侧焊盘11e可以预先安放在向右移了的位置上。例如，如果下部存储芯片10的焊盘11a、11e在位置上向右移动等于焊盘11a的长边的长度的距离，那么上部存储芯片20就在位置上从图8A中所示的位置向右移了等于焊盘11a的长边的长度的距离，并且堆叠在下部存储芯片10上。因此在位置上移动了的上部存储芯片20允许金属丝焊接在焊盘11a、11e上。尽管已将焊盘11a、11e描述为在位置上移动了等于它的长边的长度的距离，但是焊盘11a、11e中的任何一个都可以在位置上移动，并且焊盘11a、11e中的一个或两个可以在位置上向右移动不等于其长边的长度的距离。以上焊盘和芯片的位置移动也可适用于第二实施例，并不偏离该发明的范围。
在第二实施例中，已经将闪速存储器说明为非易失性存储器。但是，也可以使用其它非易失性存储器，例如EEPROM(电可擦除可编程只读存储器)，等等。
输入保护电路160并不局限于包括静电击穿保护器件、电阻器件以及CDM器件，而是可以包含这三种器件中的两种或一种，或另外包含除以上三种器件之外的其它保护器件。
虽然已使用特殊术语描述了本发明的优选实施例，但是这样的描述只是为了说明的目的，不言而喻，可以在不偏离以下权利要求的精神或范围的情况下进行改变和变更。
权利要求
1.一种半导体器件，包括具有四条边的矩形芯片；分别连接至不同外部端子的金属丝；以及沿着所述矩形芯片的四条边中的一条安放并且直接与所述连接至不同外部端子的金属丝相连的焊接区。
2.根据权利要求1的半导体器件，其中所述焊接区具有拉长的矩形形状。
3.根据权利要求1的半导体器件，其中所述焊接区具有多个单位焊盘，每一个单位焊盘都可与单根金属丝相连。
4.根据权利要求1的半导体器件，其中沿着所述矩形芯片的四条边中的所述的一条安放多个所述焊接区。
5.一种多芯片封装，包括第一和第二半导体器件的堆叠组合体，第一和第二半导体器件每一个都包括根据权利要求1的半导体器件；其中，所述第一半导体器件具有作为所述焊接区的第一焊盘，所述第二半导体器件具有作为所述焊接区的第二焊盘，并且所述第一半导体器件在与安放所述焊接区所沿的边垂直的方向上，在位置上相对于所述第二半导体器件移动了，使得所述第一焊盘和所述第二焊盘是暴露的；所述第一焊盘与焊接到所述外部端子中的一个上的第一金属丝相连；以及所述第二焊盘通过不同于所述第一金属丝的第二金属丝与所述第一焊盘相连。
6.根据权利要求5的多芯片封装，进一步包括具有所述外部端子中的一个并且堆叠在所述第一半导体器件上，使得所述第一焊盘暴露的第三半导体器件。
7.根据权利要求6的多芯片封装，其中所述第一焊盘与所述第一半导体器件的内部电路电绝缘。
8.根据权利要求6的多芯片封装，其中，所述第一和第二半导体器件分别包括存储器，并且所述第三存储器件包括用于在所述第一和第二半导体器件中存储信息的器件。
9.根据权利要求8的多芯片封装，其中所述第一和第二半导体器件中的至少一个包括被分成多个存储体的存储区；连在所述存储体上并相等地与所述存储体隔开的外围电路，用于处理在存储体和外部电路之间传输的信号；以及连在所述外围电路上并放置得与所述外围电路相比更接近所述焊盘的缓冲器，用于放大将要提供给所述外部电路的输出信号。
10.根据权利要求9的多芯片封装，其中所述第一和第二半导体器件中的至少一个包括连接所述焊盘到所述外围电路的互连，所述焊盘被提供有来自所述外部电路的信号；第一输入保护电路，与所述互连相连，与所述存储体相比更接近所述外围电路；以及第二输入保护电路，与所述互连相连，与所述第一输入保护电路相比更接近所述焊盘，并且安放在所述焊盘和所述存储体之间。
11.根据权利要求6的多芯片封装，其中，所述第一和第二半导体器件分别包括存储器，并且所述第三半导体器件包括用于控制所述存储器的存储器控制器件。
12.根据权利要求11的多芯片封装，其中所述存储控制器件包括中央处理器或存储控制器。
13.根据权利要求6的多芯片封装，其中，所述第一和第二半导体器件分别包括非易失性存储器，所述第三半导体器件包括随机存储器。
14.一种在具有第一焊盘的第一半导体器件和具有第二焊盘第二半导体器件之间的丝焊的方法，其中所述第一焊盘具有能够直接将多根金属丝焊接到那里的丝焊区，所述第二焊盘具有能够将至少一根金属丝焊接到那里的丝焊区，该方法包括以下步骤将连在外部端子上的第一金属丝焊接到所述第一焊盘；将第二金属丝焊接到所述第一焊盘；以及将第二金属丝焊接到所述第二焊盘。
全文摘要
一种半导体器件，包括一个具有四条边的矩形芯片，分别与不同外部端子相连的金属丝，以及一个沿着矩形芯片的四条边中的一条安放并且直接与连在不同外部端子上的金属丝相连的焊接区。由于不同外部端子通过金属丝而直接焊接到焊接区上，经由一根金属丝从一个外部端子输入的信号能够经由其它金属丝而发送到其它外部端子。
文档编号H01L25/065GK1694251SQ200510066720
公开日2005年11月9日 申请日期2005年4月30日 优先权日2004年4月30日
发明者中山晶智 申请人:尔必达存储器株式会社