专利名称：导线的制造方法与结构的制作方法
技术领域：
本发明涉及一种半导体元件的制造方法与结构，尤其涉及一种导线的制造方法与结构。
背景技术：
在半导体工艺中，集成电路的金属化(metallization)工艺占着举足轻重的地位。一般而言，元件与元件之间是通过金属导线的形成来加以连接。通常形成金属导线的方法是在半导体基底上形成一层金属层，接着再在金属层上形成已图形化的光阻层，并以此图形化的光阻层为掩膜层，对金属层进行蚀刻工艺，以形成所需的金属导线。
然而，随着集成电路集成度(integration)增加，相对的元件中的图形与线宽亦逐渐缩小。在金属导线的线宽缩小之后，金属导线的电阻率也将因而增加，这样会产生较慢的电阻-电容延迟(RC delay)，进而影响元件的反应速度。
发明内容
有鉴于此，本发明的目的就是提供一种导线的制造方法，能够避免因线宽缩小，而造成导线电阻率增加，进而影响元件反应速度，而且可制造出线宽较小的导线。
本发明的另一目的是提供一种导线结构，能够降低导线的电阻率，提高工艺的可靠性，且导线间可具有较小的线距。
本发明提出一种导线的制造方法，适用于降低导线的电阻率，此制造方法是先提供材料层，在材料层上形成导体层，在导体层上形成图形化的掩膜层。然后，以图形化的掩膜层为掩膜，移除部分导体层。接着，在图形化的掩膜层及其所覆盖的导体层的侧壁，形成间隙壁。然后，以间隙壁与图形化的掩膜层为掩膜，移除部分导体层至露出材料层表面，以形成导线。
依照本发明的实施例所述，上述的间隙壁的形成方法例如在材料层上形成间隙壁材料层。然后，进行蚀刻工艺，以移除部分间隙壁材料层。其中，间隙壁的材质例如氧化硅、氮化硅、氮氧化硅或高分子材料。
依照本发明的实施例所述，上述的导体层的材质例如掺杂多晶硅、铝、铜或铝铜合金。导体层的形成方法例如是溅镀法或化学气相沉积法。
依照本发明的实施例所述，上述的掩膜层的材质例如是钛(Ti)/氮化钛(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。
依照本发明的实施例所述，上述图形化的掩膜层的形成方法例如在导体层上形成掩膜层与图形化的光阻层。然后，以图形化的光阻层为掩膜，蚀刻掩膜层至露出导体层表面。
依照本发明的实施例所述，上述的材料层例如多晶硅层、介电层或金属层。
本发明另提出一种导线结构，导线结构包括第一导体层与第二导体层，第二导体层位于第一导体层上。其中，第一导体层的宽度大于第二导体层的宽度。
依照本发明的实施例所述，上述的第一导体层与第二导体层的材质例如掺杂多晶硅、铝、铜或铝铜合金。
依照本发明的实施例所述，上述的导线结构还包括掩膜层，位于第二导体层上。其中，掩膜层的材质例如钛/氮化钛、氮氧化硅、氧化硅、氮化硅或光阻材料。另外，导线结构还包括间隙壁，设置于第一导体层上，且位于第二导体层与掩膜层侧壁。其中，间隙壁的材质例如氧化硅、氮化硅、氮氧化硅或高分子材料。
本发明又提出一种导线结构，导线结构包括第一部分与第二部分。第一部分具有第一线宽，而第二部分具有第二线宽，且第二部分设置于第一部分上。其中，第一部分的第一线宽大于第二部分的第二线宽。
依照本发明的实施例所述，上述的第一部分与第二部分的材质例如掺杂多晶硅、铝、铜或铝铜合金。
依照本发明的实施例所述，上述的导线结构还包括掩膜层，位于第二部分上。其中，掩膜层的材质包括钛/氮化钛、氮氧化硅、氧化硅、氮化硅或光阻材料。另外，导线结构还包括间隙壁，设置于第一部分上，且位于第二部分与掩膜层侧壁。其中，间隙壁的材质例如氧化硅、氮化硅、氮氧化硅或高分子材料。
本发明是利用在部分导体层的侧壁形成间隙壁，并以此间隙壁为掩膜，形成底部较宽的导线。因此，可解决因线宽缩小，造成导线电阻率增加，而影响元件的反应速度的问题。而且，本发明的方法不需重新改变光掩膜的设计图案，即可达到降低导线的电阻率的目的，如此一来不仅可提高工艺的可靠性，且可节省工艺的成本。另一方面，本发明的方法可突破光刻工艺的限制，利用间隙壁即可使得所制造出的导线间的具有较小的线距。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并结合附图，作详细说明如下。
图1A至图1F是依照本发明实施例所绘的导线的制造流程剖面图。
主要元件标记说明100材料层102、103、103a、103b、103c导体层104掩膜层104a图形化的掩膜层106图形化的光阻层108间隙壁
110导线111、113距离112、114宽度具体实施方式
图1A至图1F是依照本发明实施例所绘的导线的制造流程剖面图。
请参照图1A，本发明的导线的制造方法是先提供材料层100，此材料层100例如可以是多晶硅层、介电层或是金属层。本发明并不对材料层100作特别的限定，只要是能在其上形成导线以做为连接所用者皆可。接着，在材料层100上形成一层导体层102，其中导体层102的材质例如可以是掺杂多晶硅、铝、铜或铝铜合金等导体材料，其形成方法例如可以是溅镀法或化学气相沉积法。
之后，请参照图1B，在导体层102上形成一层掩膜层104，其中掩膜层104的材质例如是钛(Ti)/氮化钛(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。随后，在掩膜层104上形成图形化的光阻层106，并以图形化的光阻层106为掩膜，蚀刻掩膜层104至暴露出导体层102表面，以形成图形化的掩膜层104a(如图1C所示)。
继之，请参照图1D，在移除图形化的光阻层106后，以图形化的掩膜层104a为掩膜，移除部分导体层102，以形成导体层103。导体层103包括被图形化的掩膜层104a所覆盖的导体层103a与位于材料层100上的导体层103b。上述移除部分导体层102的方法，例如是采取时间模式(timemode)进行蚀刻工艺，亦即蚀刻步骤开始到结束之间的时间是设定好的，当蚀刻进行到设定的时间后即停止。
接着，请参照图1E，在图形化的掩膜层104a及其所覆盖的导体层103a的侧壁，形成间隙壁108。其中，间隙壁108的形成方法例如是在材料层100上形成间隙壁材料层(未显示)。然后，进行蚀刻工艺，以移除部分间隙壁材料层，以形成之。另外，间隙壁108的材质例如是氧化硅、氮化硅、氮氧化硅或高分子材料。
之后，请参照图1F，以间隙壁108与图形化的掩膜层104a为掩膜，移除部分导体层102至露出材料层100表面，以形成导线110。
特别是，上述的间隙壁108可使得所制造出的导线110间的线距缩小。详言之，间隙壁108可使得导线110间的线距，从距离111缩短到距离113。
以下说明是利用本发明的方法所形成的导线结构。
请再次参照图1F，导线结构包括两个部分，其中一个部分是导体层103c，另一个部分是导体层103a。其中，导体层103a位于导体层103c上，导体层103a与导体层103c具有不同的线宽，而且导体层103c的宽度114大于导体层103a的宽度112，亦即是指导体层103c的线宽大于导体层103a的线宽。上述导体层103a与导体层103c的材质例如是掺杂多晶硅、铝、铜或铝铜合金。
在一实施例中，导线结构还包括掩膜层104a，位于导体层103a上。其中，掩膜层104a的材质例如是钛/氮化钛、氮氧化硅、氧化硅、氮化硅或光阻材料。
在另一实施例中，除了掩膜层104a之外，导线结构还包括间隙壁108，设置于导体层103c上，且位于导体层103a与掩膜层104a侧壁。其中，间隙壁108的材质a例如是氧化硅、氮化硅、氮氧化硅或高分子材料。
值得注意的是，在集成电路在向提高元件集成度(integration)发展时，缩小导线的线宽虽可以达到上述的目的，但导线的电阻率也将因而增加，而影响元件的反应速度。然而，本发明是利用在部分导体层的侧壁形成间隙壁，并以此间隙壁为掩膜，形成底部较宽的导线(如图1F所示)，以解决因线宽缩小，造成导线电阻率增加，而影响元件的反应速度的问题。
另一方面，在集成电路的工艺中，利用本发明的方法不需重新改变光掩膜的设计图案，即可达到降低导线的电阻率的目的，这样，不仅可提高工艺的可靠性，且可节省工艺的成本。
除此之外，在本发明的工艺中，利用间隙壁可使得所制造出的导线间的线距缩小。亦即是，本发明的方法可突破光刻工艺的限制，以制造出线距较小的导线。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，可作些许的更动与改进，因此本发明的保护范围，应当以权利要求书所界定者为准。
权利要求
1.一种导线的制造方法，适用于降低该导线的电阻率，其特征在于，包括提供材料层，在该材料层上形成导体层；在该导体层上形成图形化的掩膜层；以该图形化的掩膜层为掩膜，移除部分该导体层；在该图形化的掩膜层及其所覆盖的该导体层的侧壁，形成间隙壁；以及以该间隙壁与该图形化的掩膜层为掩膜，移除部分该导体层至暴露出该材料层表面，以形成导线。
2.根据权利要求1所述的导线的制造方法，其特征是，所述的间隙壁的形成方法包括在该材料层上形成间隙壁材料层；以及进行蚀刻工艺，以移除部分该间隙壁材料层。
3.根据权利要求1所述的导线的制造方法，其特征是，所述的间隙壁的材质包括氧化硅、氮化硅、氮氧化硅或高分子材料。
4.根据权利要求1所述的导线的制造方法，其特征是，所述的导体层的材质包括掺杂多晶硅、铝、铜或铝铜合金。
5.根据权利要求1所述的导线的制造方法，其特征是，所述的导体层的形成方法包括溅镀法或化学气相沉积法。
6.根据权利要求1所述的导线的制造方法，其特征是，所述的掩膜层的材质包括钛(Ti)/氮化钛(TiN)、氮氧化硅(SiON)、氧化硅、氮化硅或光阻材料。
7.根据权利要求1所述的导线的制造方法，其特征是，所述的图形化的掩膜层的形成方法包括在所述的导体层上形成掩膜层与图形化的光阻层；以及在所述的图形化的光阻层为掩膜，蚀刻所述的掩膜层至露出所述的导体层表面。
8.根据权利要求1所述的导线的制造方法，其特征是，所述的材料层包括多晶硅层、介电层或金属层。
9.一种导线结构，其特征是包括第一导体层；以及第二导体层，位于该第一导体层上，所述的第一导体层的宽度大于所述的第二导体层的宽度。
10.根据权利要求9所述的导线结构，其特征是，所述的第一导体层与该第二导体层的材质包括掺杂多晶硅、铝、铜或铝铜合金。
11.根据权利要求9所述的导线结构，其特征是，所述的导线结构包括掩膜层，位于该第二导体层上。
12.根据权利要求11所述的导线结构，其特征是，所述的掩膜层的材质包括钛/氮化钛、氮氧化硅、氧化硅、氮化硅或光阻材料。
13.根据权利要求11所述的导线结构，其特征是，所述的导线结构包括间隙壁，设置于所述的第一导体层上，且位于所述的第二导体层与所述的掩膜层侧壁。
14.根据权利要求13所述的导线结构，其特征是，所述的间隙壁的材质包括氧化硅、氮化硅、氮氧化硅或高分子材料。
15.一种导线结构，其特征是包括第一部分，具有第一线宽；以及第二部分，具有第二线宽，设置于该第一部分上，所述的第一部分的第一线宽大于所述的第二部分的第二线宽。
16.根据权利要求15所述的导线结构，其特征是，所述的第一部分与所述的第二部分的材质包括掺杂多晶硅、铝、铜或铝铜合金。
17.根据权利要求15所述的导线结构，其特征是，所述的导线结构包括掩膜层，位于所述的第二部分上。
18.根据权利要求17所述的导线结构，其特征是，所述的掩膜层的材质包括钛/氮化钛、氮氧化硅、氧化硅、氮化硅或光阻材料。
19.根据权利要求15所述的导线结构，其特征是，所述的导线结构包括间隙壁，设置于所述的第一部分上，且位于所述的第二部分与所述的掩膜层侧壁。
20.根据权利要求19所述的导线结构，其特征是，所述的间隙壁的材质包括氧化硅、氮化硅、氮氧化硅或高分子材料。
全文摘要
一种导线的制造方法，适用于降低导线的电阻率，此制造方法是先提供材料层，在材料层上形成导体层，在导体层上形成图形化的掩膜层。然后，以图形化的掩膜层为掩膜，移除部分导体层。接着，在图形化的掩膜层及其所覆盖的导体层的侧壁，形成间隙壁。然后，以间隙壁与图形化的掩膜层为掩膜，移除部分导体层至露出材料层表面，以形成导线。
文档编号H01L21/02GK1885522SQ200510077658
公开日2006年12月27日 申请日期2005年6月22日 优先权日2005年6月22日
发明者张瑞斌, 刘建宏, 陈盈佐, 黄守伟 申请人:旺宏电子股份有限公司