专利名称：半导体器件中的厚氧化物区及其形成方法
技术领域：
一般地本发明涉及一种半导体器件，更具体地说涉及一种在半导体器件中形成氧化物区的技术。
背景技术：
在半导体器件中形成绝缘区(通常称为氧化物区，因为氧化物最常用作绝缘材料)的方法是十分公知的。这些氧化物区一般例如用于在金属氧化物半导体(MOS)器件和在半导体衬底上的器件区之间提供电隔离以及物理隔离。普遍用于提供这种隔离的方法一般包括形成硅的局部氧化区(LOCOS)。常规的LOCOS处理基本涉及在硅衬底的无掩模的非活性区(通常被称为场氧化物(FOX)区)中的凹进或半凹进的氧化物的生长。FOX区域生长到足够厚以降低在这些区域上发生的寄生电容，但不会厚至产生阶梯覆盖的问题。
沟槽隔离处理比如浅沟槽隔离(STI)可替换地用于在半导体器件中制造绝缘区。沟槽隔离结构通常包括在以电介质材料再填充的硅衬底中形成的凹口。这种结构通常通过干各向异性蚀刻处理首先通过在硅衬底中形成浅沟槽(例如小于大约1个微米(μm))制造。所得的沟槽随后以电介质材料比如化学汽相淀积(CVD)氧化物再填充。然后通过氧化物深蚀刻过程平整沟槽以使电介质材料仅仅保留在沟槽中，并且沟槽的上表面与半导体器件的上表面基本平齐。
在某些应用中，理想的是在MOS器件中形成厚氧化物区(例如大约2微米或更大)。例如，为了降低在MOS器件中的寄生漏极电容，可以结合CVD氧化处理和部分氧化物深蚀刻处理使用凹进的LOCOS以在器件的漏极焊盘下形成厚氧化物区。然而，这种方法不理想之处在于，凹进的LOCOS的处理通常极大地增加了在器件中的缺陷的数量，由此降低了器件的产量和可靠性。由LOCOS处理导致的缺陷一般将LOCOS的区域的实际深度限制在小于大约2微米。此外，部分氧化物深蚀刻处理可能造成外形问题，由此进一步降低器件可靠性和性能。
可替换地，厚氧化物区可以通过使用凹进的LOCOS处理结合多级CVD氧化物处理和多级金属处理形成。然而，如前文所解释，凹进的LOCOS处理通常产生缺陷，这降低了器件产量和可靠性。此外，多级CVD氧化物和金属处理复杂并且存在电漂移问题，这进一步降低了器件可靠性和性能。
在任何情况下，在MOS器件中形成厚氧化物区的标准方法昂贵并且通常涉及在器件中造成极大的缺陷，这对器件可靠性和性能造成不理想的影响。此外，这些常规的方法一般限于形成具有大约2微米或更小的实际深度的氧化物区。
因此，需要一种在半导体器件中形成厚绝缘区的改进的技术，这种技术不会造成通常影响常规的器件的一种或多种上述的缺陷。此外，如果这种技术与标准集成电路(IC)处理技术完全兼容将比较理想。
发明内容
本发明提供一种在半导体器件中形成氧化物区(比如厚氧化物区)的新颖的技术。通过在器件的半导体层中形成具有足够的间隔和宽度的多个沟槽，然后氧化半导体层，可以形成基本连续的氧化物区而不会在器件中带来实质性的缺陷。因此，器件的可靠性和性能将极大地被改善。在根据本发明的技术形成时，氧化物区基本不会具有在常规的方法中发现的固有的厚度限制。此外，本发明的技术可用于IC以使用常规的IC制造技术制造半导体结构的至少一部分，包括(但不限于)单片电感器、单片电阻和MOS器件。因此，IC的制造成本不会极大地增加。
根据本发明的说明性实施例，在半导体器件中形成氧化物区的方法包括如下的步骤在器件的半导体层中形成多个沟槽，该沟槽彼此相对接近地形成，以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使作为氧化步骤的结果形成的绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层。这样，在多个沟槽上形成了基本连续的氧化物区。
根据本发明的另一实施例，半导体结构包括半导体层和该在半导体层中形成的氧化物区。氧化物区包括形成在半导体层中的彼此靠近的多个沟槽，所述沟槽被氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使绝缘层基本填充沟槽，并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。
根据本发明的另一实施例，形成了彼此具有不同深度的两个或更多个沟槽以便根据需要控制厚氧化物区的底部表面的轮廓。
通过结合附图阅读本发明的实例性实施例的下文的更详细的描述，将会清楚本发明的这些和其它特征。
附图1-3所示为描述其中实施本发明的技术的实例性方法的步骤的横截面视图。
附图4和5所示为根据本发明的另一实施例描述在实例性方法的步骤的横截面视图。
附图6所示为描述根据本发明形成的至少一部分实例性MOS器件的横截面视图。
具体实施例方式
在此在适合于形成在MOS器件中的厚氧化物区以及器件和/或其它结构的说明性IC制造方法的情况下描述本发明。然而，应该预计到，本发明并不限于所示的厚氧化物的特定结构或任何特定的器件和/或电路结构。相反，本发明更一般地适合于在半导体器件中形成氧化物区的新颖技术，这种技术有利地改善了器件的电性能、可靠性和/或高频性能，而不极大地增加器件的成本。
虽然在此特别参考MOS器件和互补金属氧化物半导体(CMOS)制造过程描述本发明的实施方案，但是会理解到，本发明的技术类似地适合于其它的制造过程(例如双极型)和/或器件的形成，比如(但不限于)改进或没有改进的双极结型晶体管(BJT)、垂直扩散的MOS(DMOS)器件、延伸漏极MOS场效应晶体管(MOSFET)器件等，正如本领域普通技术人员可以理解的那样。此外，虽然本发明在P-沟槽MOS器件的情况下描述，但是本领域普通技术人员会理解通过将P-沟槽实施例的极性简单地替换相反极性也可以形成N-沟槽MOS，并且本发明的技术和优点将类似地用于这些变型实施例。
将会理解的是在附图中的各种层和/或区都可以不按比例绘制，为了解释的方便，在给定的附图中可能没有明确地示出在这种集成电路结构中普通使用的类型的一个或多个半导体层和/或区。这并不意味着没有明确示出的半导体层和/或区在这些实际的电路结构中被省去。
附图1所示为描述其中实施本发明的技术的半导体晶片100的至少一部分的横截面视图。晶片100优先包括由单晶硅(Si)普通地形成的衬底102，尽管可以使用变型的实施例，例如(但不限于)锗、砷化镓等。衬底102可以通过增加杂质或掺杂剂比如通过扩散或注入步骤以改变材料的导电性(例如N-型或P-型)来改变。外延层104可选择地形成在衬底102上，比如例如通过使用标准外延工艺。与衬底102的掺杂浓度(填充是大约1018至大约1019原子每立方厘米)相比，外延层104的掺杂浓度(如果利用的话)优选更低(例如大约1015至大约1016原子每立方厘米)。
如在此所使用术语“半导体层”指在其上和/或在其中可以形成其它材料的半导体材料。这个半导体层可以包括单个层，比如衬底102或外延层104。可替换地，半导体层可以包括不同的材料的多层和/或具有不同掺杂浓度的相同材料的多层，比如衬底102和外延层104。术语“晶片”经常与术语“硅体”可互换地使用，因为硅通常用作包括晶片的半导体材料。应该理解的是，虽然本发明在此使用半导体晶片的一部分说明，但是术语“晶片”可以包括多裸片晶片、单裸片晶片或在其上或在其中可以形成电路元件的任何其它半导体材料结构。
如前文所述，凹进的LOCOS或沟槽隔离工艺可用于在半导体晶片中形成氧化物区。然而，除了使用这些常规的方法制造昂贵之外，厚氧化物区的实际深度一般至少部分地限于2微米或更小以免将不理想的缺陷带到半导体器件中。本发明的技术提供了一种简单且成本低廉的方案，这实质上消除了在常规的方法中固有的氧化物深度极限，由此实质上允许在半导体器件中形成基本更厚的氧化物区，而不极大地影响器件可靠性和/或性能。
根据本发明的说明性实施例，在晶片100的半导体层(例如外延层104)中形成厚氧化物区的实例性方法包括首先在外延层104中形成多个沟槽106。沟槽106优选在外延层104中在彼此相互接近并基本相互平行地局部形成。在对应的相邻沟槽对106之间的外延层104的区域在此称为台面108。每个沟槽106被形成为在外延层104上具有横截面深度D。沟槽106的深度D优选基本等于要制造的厚氧化物区的所需的横截面厚度。虽然沟槽106被描述为每个彼此具有相同的深度，但是本发明类似地设计成沟槽被形成为在外延层104中具有不同的深度，如下文结合在附图4和5中所示的另一实例性实施例所描述。沟槽106例如可以通过使用活性离子蚀刻(RIE)处理形成，正如本领域普通技术人员所公知，虽然可以设计形成沟槽的变型手段(例如湿蚀刻等)。
在形成沟槽106之后，氧化晶片100。如附图2所示，在晶片100被暴露在氧化气氛中并被加热到高温(例如大约900至大约1200摄氏度)时，在外延层104中的硅(或者可替换地，在衬底102中的硅，如果不存在外延层的话)结合氧气以在晶片的基本全部暴露的表面上形成主要由二氧化硅(SiO2)构成的绝缘层110。所暴露的晶片表面可以包括外延层104的上表面、沟槽106的侧壁和底壁。可替换地，晶片100可暴露到包含氮气的环境中，在这种情况下绝缘层414可以主要包括氮化硅(Si3N4)。热生长的绝缘层110的实际厚度一般在大约500至大约20,000埃(或大约0.5微米至大约2微米)的范围。通过在绝缘层110中的电击穿或随机缺陷密度(例如针孔)，通常至少部分地限定下限厚度。通过在随后的光刻步骤中所要求的氧化时间和蚀刻绝缘层110的难度通常至少部分地限定上限厚度。
在氧化过程中，基本消耗外延层104中的至少一部分硅。由于形成绝缘层110的二氧化硅大约为硅的体积的两倍，因此绝缘层的总横截面厚度的一部分(例如大约46％)下陷到外延层104的表面之下，同时绝缘层的剩余部分(例如大约54％)将在外延层的表面的顶面上生长。因此，作为氧化过程的结果，在外延层104中的沟槽106的宽度以及台面108的宽度被有效地减小。
在沟槽106的宽度被构造成足够窄时，例如大约1微米(例如基本等于绝缘层110的横截面厚度)，在沟槽的侧壁和底壁上形成的绝缘层最终合并在一起，由此以二氧化硅基本填充了沟槽。同样地，在通过在相应对的沟槽106之间的间隔确定的台面108的宽度变得足够窄(例如大约1微米)时，在台面中的几乎所有外延材料最终都被在绝缘层110中的二氧化硅消耗掉。这样，沟槽106和台面108将有效地不再存在，而是基本连续的厚氧化物区112形成在晶片100的外延层104中，如附图3所示。厚氧化物区112的横截面厚度基本上等于沟槽106的深度D，如前文所述。
将会理解的是，多个沟槽106的宽度不需要彼此相同。然而，沟槽106应该被构造成Wt≤2·t0·(％在Si表面上的氧化物)，这里Wt是沟槽106中给定一个的宽度(例如参见附图1)，以及t0是绝缘层110的横截面厚度。仅仅通过不失一般性的举例，对于1微米的绝缘层厚度t0，假设形成的绝缘层110的氧化物的大约54％(0.54)生长在外延层104的表面上，任何一个沟槽106的最大宽度Wt大约是2×1微米×0.54或者大约1.08微米。如果大于这个数量的沟槽宽度用于给定的沟槽106，则绝缘层110的厚度t0因此应该增加，否者在沟槽的侧壁和底壁上形成的绝缘层不能完全融合在一起以填充沟槽，由此会使开口仍然处于沟槽的中心。
同样地，将会理解的是，台面108的宽度不需要彼此相同，这个宽度由在对应的相邻沟槽对106之间的间隔确定。然而，沟槽106应该被构造成
Wm≤2·t0·(％在Si表面下的氧化物)，这里Wm是给定的一个台面108的宽度(例如参见附图1)，以及t0是绝缘层110的总厚度。仅仅通过不失一般性的举例，对于1微米的绝缘层厚度t0，假设形成的绝缘层110的氧化物的大约46％(0.46)凹陷到外延层104的表面之下，任何一个台面108的最大宽度Wt大约是2×1微米×0.46或者大约0.92微米。如果使用大于这个数量的台面宽度，则绝缘层110的厚度t0因此应该增加，否者绝缘层将不会完全消耗掉在台面108中的硅。这可能导致厚氧化物区112被形成为具有在其中设置的窄的硅竖直指状物。
厚氧化物区112的宽度可以作为沟槽106和台面108的宽度的函数有选择性地变化到至少某一点。如前文所述，沟槽106和台面108的最大宽度基本受可形成绝缘层110的最大实际厚度限制。然而，根据本发明的技术，厚氧化物区112的宽度有利地随着在外延层104中形成的沟槽106的数量的函数变化。因此，随着沟槽106的数量增加，所得的厚氧化物区112的宽度也增加。此外，对于厚氧化物区112的横截面厚度基本没有限制，因为厚氧化物区的厚度基本作为沟槽106的深度的函数确定，而不是氧化物层热生长或淀积在其中的厚度的函数。因此，使用本发明的技术，有利地形成具有大于大约10微米的横截面厚度的氧化物区，使用常规的方法通常不能实现这些。
附图4所示为其中实施本发明的技术的半导体晶片400的至少一部分的横截面视图。晶片400包括优选由单晶硅形成的衬底402，虽然可替换材料也可使用(例如，锗等)。外延层404可以形成在衬底402上，比如通过使用标准外延生长工艺。
根据本发明的另一实施例，在晶片400的半导体层中形成厚氧化物区的实例性方法包括首先在外延层404中形成多个沟槽406。例如通过活性离子蚀刻处理形成沟槽406，虽然正如本领域普通技术人员所公知还可以类似地采用形成沟槽的变型方式(例如湿蚀刻等)。沟槽406优选在外延层404中在彼此相互接近并基本相互平行地局部地形成。在对应的相邻沟槽对406之间的外延层404的区域在此称为台面408。与在其中包括彼此基本相等深度的多个沟槽的附图1中所描述的实例性半导体结构相反，在附图4的实例性半导体结构中的沟槽406被形成为具有彼此不同的深度。沟槽406的深度可以被构造成根据需要有利地控制至少厚氧化物区底壁的形状。
在形成沟槽406之后，氧化晶片400。以与上文结合附图2和3描述的方式类似的方式执行氧化过程。具体地，如附图5所示，在晶片400被暴露在氧化环境(例如氧气)中并被加热到高温(例如大约900至大约1200摄氏度)时，在外延层404中的硅(或者可替换地，在衬底402中的硅，如果不存在外延层的话)在晶片的基本全部暴露的表面上形成主要包括二氧化硅(SiO2)的绝缘层414。可替换地，晶片400可以暴露到包含氮气和附加元素的环境中，在这种情况下通过附加的元素可以增强和/或改变绝缘层414的某些特性(例如电介质常数)。如前文结合附图1-3所示的实例性半导体结构所解释，沟槽406的宽度被构造成足够窄(例如大约1微米)以使形成在沟槽的侧壁和底壁上的绝缘层414最终融合在一起，由此基本以二氧化硅填充沟槽。同样地，使通过在对应的相邻沟槽对406之间的间隔所确定的台面408的宽度足够窄，以使在台面中的基本所有外延材料被形成绝缘层414的二氧化硅消耗掉。这样，在晶片400的外延层404中优选地形成了基本连续的厚氧化物区410。
由于在本说明性实施例中的沟槽406不是都被形成为具有相同的厚度，因此厚氧化物区410的底壁412将不平整，如附图3中所示的实施例中那样，但是具有基本符合沟槽406的相应的深度的轮廓，如图所示。应该理解的是本发明并不限于所示的厚氧化物区的特定的形状和/或厚度。
附图6所示为其中实施本发明的技术的半导体晶片的至少一部分的横截面视图。该晶片包括形成在半导体衬底602上的实例性MOS器件600。衬底602优选由单晶硅形成，虽然可使用可替换材料(例如锗等)。此外，通过比如扩散或注入步骤增加杂质或掺杂剂(例如硼、磷、砷等)以改变所需的材料的导电性，可以改变衬底602。在本发明的优选实施例中，衬底602具有高浓度掺杂的(例如大约5×1018至大约5×1019原子每立方厘米)P-型导电性(通常以“+”表示)，因此被称为P+衬底。外延层604可以形成在衬底602上。外延层604也可以通过增加P-型杂质(例如硼)改变。
实例性MOS器件600进一步包括形成在外延层604中并靠近外延层的上表面的源极和漏极区606、608。源极和漏极区优选通过比如注入处理掺杂，其中注入已知浓度的杂质(例如硼、磷等)以根据需要有选择性地改变材料的导电性。优选地，源极和漏极区606、608具有与衬底602的导电类型相反地关联的导电类型，因此活性区可以形成在该器件中。在本发明的优选实施例中，源极和漏极区606、608具有N-型导电性。将会理解的是，在简单的MOS器件600的情况下，因为MOS器件自然对称，因此双向的，在MOS器件中的源极和漏极指定的分配基本是任意的。因此，源极和漏极区一般分别被称为第一和第二源极、漏极区，这里在本文中的“源极/漏极”表示源极区或漏极区。
源极触点612形成在MOS器件600中以提供通向源极区606的电连接。同样地，漏极焊盘614形成在MOS器件600中以提供通向漏极区608的电连接。MOS器件600进一步包括形成在外延层604的上表面附近并至少部分在源极和漏极区606、608之间的栅极610。栅极610优选由导电材料比如多晶硅材料形成，虽然可以类似地使用适合的可替换材料(例如金属等)。形成在晶片的上表面上的绝缘层606用于将栅极610与源极触点612和漏极焊盘614电隔离。
为了改善在MOS器件600中的高频性能，理想的是降低在该器件中的寄生电容。由于MOS器件通常被排列成使源极区606与可能接地的衬底电位联系，因此与源极区和/或电连接关联的寄生电容不会极大地影响MOS器件的高频性能。因此，试图减小在器件中的寄生电容的努力通常集中在漏极区和/或到其中的电连接上。在MOS器件中的寄生漏极电容的实质较大的部分(例如大约30至大约60％)可被分配给与漏极焊盘614关联的电容Cpad。这至少部分是因为通常被与在MOS器件600中的其它结构成比例的漏极焊盘消耗的较大的面积。
根据本发明的说明性实施例，厚氧化物区618形成在MOS器件600的外延层604中。至少一部分厚氧化物区614形成在漏极焊盘614和衬底602之下，以便在MOS器件600中的漏极焊盘614和衬底602之间提供电隔离。虽然已知在漏极焊盘之下提供相对较浅的氧化物区，但是氧化物区的厚度由此已经被限制到大约2微米或更小，如前文所解释。使用前文解释的本发明的技术，可以形成具有大约10微米或更大的横截面厚度的氧化物区618，由此与常规方法相比，极大有利地降低了寄生漏极电容。
此外，本发明的技术还可以用于在IC器件中形成隔离区以及在IC中形成无源部件，比如(但不限于)单片电阻和电感。在形成单片电感器时使用本发明的技术的好处特别显著，这种单片电感器可能由于在电感器附近存在导电材料而极大劣化。在电感器的至少一部分下根据本发明的技术形成厚氧化物区可以有利地改善电感器的电特性和/或性能。同样地，对于主要包括多晶硅材料并且具有相对较高的电阻值(例如大约100千欧姆)的单片电阻，电阻值可能极大地受到在硅中的电压电位的影响。因此，根据本发明的技术在电阻附近形成厚氧化物区可以实质性地减小电阻的电压依赖性。
本发明的新颖的半导体结构和/或MOS器件可以在集成电路中实施。在形成集成电路中，通常在半导体晶片的表面上反复地制造多个相同的裸片。每个裸片包括在此所描述的器件，并且可以包括其它的结构和电路。单个裸片可以从晶片切割或切片，然后封装为集成电路。本领域普通技术人员都知道如何对晶片进行切片并封装裸片以生产集成电路。如此制造的集成电路被认为是本发明的一部分。
虽然在此参考附图已经描述了本发明的实例性的实施例，但是应该理解的是本发明并不限于这些具体的实施例，在不脱离附加的权利要求的范围的前提下本领域普通技术人员可以作出各种其它的改进和修改。
权利要求
1.一种在半导体器件中形成氧化物区的方法，该方法包括如下的步骤在器件的半导体层中形成多个沟槽，这些沟槽彼此相对接近地形成；以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上；其中沟槽被构造成使绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。
2.权利要求1所述的方法，其中在半导体层中的沟槽的深度基本等于氧化物区的所需的横截面厚度。
3.权利要求1所述的方法，其中氧化物区的横截面宽度至少部分地作为在半导体层中形成的沟槽数量的函数而确定。
4.权利要求1所述的方法，其中所述沟槽被形成为在半导体层中具有基本相同的深度。
5.权利要求1所述的方法，其中两个或更多个沟槽被形成为在半导体层中具有彼此不同的深度，以便根据需要控制氧化物区的底部表面的轮廓。
6.权利要求1所述的方法，其中在相应的相邻沟槽对之间的间隔被构造成小于或基本等于所述消耗半导体层的绝缘层在沟槽侧壁或底壁的表面之下的厚度的大约两倍。
7.一种半导体结构，包括半导体层；和在半导体层中形成的氧化物区，该氧化物区包括形成在半导体层中彼此相对靠近的多个沟槽，这些沟槽被氧化以使绝缘层形成在沟槽的至少侧壁和底壁上，其中沟槽被构造成使绝缘层基本填充沟槽并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。
8.一种半导体结构，包括半导体层；和在半导体层中形成的氧化物区，至少一部分氧化物区通过在半导体层中形成多个沟槽而形成，这些沟槽彼此相对靠近地形成，氧化半导体层以使绝缘层形成在沟槽的至少侧壁和底壁上，其中沟槽被构造成使绝缘层基本填充沟槽并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在所述多个沟槽上形成了基本连续的氧化物区。
9.一种包括至少一个半导体结构的集成电路，该至少一个半导体结构包括半导体层；和在半导体层中形成的氧化物区，该氧化物区包括形成在半导体层中的彼此相对靠近的多个沟槽，这些沟槽被氧化以使绝缘层形成在沟槽的至少侧壁和底壁上，其中沟槽被构造成使绝缘层基本填充沟槽并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。
10.一种金属氧化物半导体器件，包括第一导电型半导体层；在半导体层中靠近半导体层的上表面形成的并且彼此相对间隔开的第二导电型的第一和第二源极/漏极区；形成在第一和第二源极/漏极区附近的半导体层上表面的至少一部分上的绝缘层；形成在绝缘层上并至少部分位于第一和第二源极/漏极区之间的栅极；形成在绝缘层的至少一部分上以用于提供通向第一和第二源极/漏极区之一的电连接的导电焊盘；和在导电焊盘的至少一部分下形成的氧化物区，该氧化物区包括形成在半导体层中的彼此相对靠近的多个沟槽，这些沟槽被氧化以使氧化物层形成在沟槽的至少侧壁和底壁上，其中沟槽被构造成使氧化物层基本填充沟槽并且基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。
全文摘要
一种在半导体器件中形成氧化物区的方法，包括如下的步骤在器件的半导体层中形成多个沟槽，该沟槽彼此相对接近地形成；以及对半导体层进行氧化以使绝缘层形成在沟槽的至少侧壁和底壁上。沟槽被构造成使作为氧化步骤的结果形成的绝缘层基本填充沟槽并基本消耗位于对应的相邻沟槽对之间的半导体层，由此在多个沟槽上形成了基本连续的氧化物区。
文档编号H01L21/316GK1755913SQ200510078169
公开日2006年4月5日 申请日期2005年6月17日 优先权日2004年9月29日
发明者穆罕迈德·A.·施贝, 许叔名 申请人:艾格瑞系统有限公司