专利名称：双镶嵌结构的制造方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种双镶嵌结构的制造方法。
技术背景半导体技术向小线宽技术节点迈进的同时，IC业界选用铜和低介电常数 (Low K)材料作为减小0.13um及其以下技术节点的互连电阻电容(RC )延 迟的关键解决方法，由于铜具有易扩散、难刻蚀等特点，引入了双镶嵌工艺 (Dual Damascene ),其特点就是先在带有器件的衬底上形成中间介质层并刻 蚀出沟槽和通孔，然后淀积铜进入刻蚀好的图形中，并应用平坦化方法除去 多余的铜。通常情况下在半导体器件后段金属互连层制作中，其工艺步骤一 般为在形成带有金属图形的衬底上，淀积刻蚀停止层，中间介质层，铜扩散 阻止层，铜淀积层，然后化学机械研磨。因此，相应的开发与双镶嵌工艺兼 容的介质材料如刻蚀停止层，中间介质层材料就成为迫切需要。铜和低K材料 的工艺整合是具有挑战性的。现有双镶嵌工艺 一般用低介电常数的氟硅玻璃作为介质层材料，选用掺 氮的碳化硅(Nitrogen doped SIC，NDC)、氮化硅等作为刻蚀停止层材料。专 利号为02106882.8的中国专利公开了一种双镶嵌工艺，图l为该专利公开的双 镶嵌工艺形成的双镶嵌结构的示意图。下面结合图l说明其工艺流程，首先提 供一金属互连层100，其材料可以是铜。然后在所述金属互连层100上形成一 覆盖层102，该覆盖层即为刻蚀停止层，其材料可以是氮化硅。然后在所述覆 盖层102上沉积介质层104，所述介质层104材料可以是氟硅玻璃等低介电常数 材料，其厚度约为4000- 12000埃，形成的方式为物理气相沉积或化学气相沉 积。然后在所述介质层104上形成沟槽108和连接孔106，形成的过程有先行成 沟槽后形成连接孔、先行成连接孔后沟槽等几种情况。在所述沟槽108及连接 孔106中填充金属材料例如铜即形成如图1所述的双镶嵌结构。然而，该工艺形成金属互连的双镶嵌结构，由于低介电常数的介质层104 材料内应力一般为拉应力，而覆盖层102材料为压应力，造成两层在粘结后会 产生剥落，严重影响器件的性能。图2为现有技术中刻蚀停止层和其上层的中 间介质层剥离的示意图。如图2所示，由于介质层104和刻蚀停止层102粘附性
对钝化层与外引线(packaging wire bonding)粘附强度可靠性测试的时候。在生 产过程中产生剥离，会导致后层金属层翘起，影响其电连接并最终导致器件 电性失败。
发明内容
本发明的目的在于提供一种双镶嵌结构的制造方法，该方法能够解决金 属间介质层与刻蚀停止层之间的剥落的问题。
为达到上述目的，本发明提供的一种双镶嵌结构的制造方法，包括
提供一具有器件层的半导体基底；
将所述基底表面曝露于第一等离子体环境中；
在所述半导体基底上形成第一介质层；
将所述第一介质层表面曝露于第二等离子体环境中；
在所述第一介质层上形成第二介质层；
在所述第二介质层中形成沟槽和连接孔。
所述第一等离子体和第二等离子体气体可以是氦气、氩气、氢气、氨气 中的一种。
所述第一等离子体射频源的功率为700 - 1200瓦。 所述基底表面曝露于第 一等离子体环境中的时间为5 ~ 15秒。 所述第 一等离子体环境的压力为4. 0 ~ 4. 5托。
所述第一介质层材料可以是氧化硅、碳化硅、氮化硅、碳硅氧化合物、 掺氮碳化硅中的一种或其组合。
所述第一介质层的厚度为300 ~ 800埃。 所述第一介质层的形成方法为物理气相沉积或化学气相沉积。 所述第 一介质层曝露于第二等离子体环境的时间为10 ~ 20s。 所述第二等离子体射频源的功率为200 - 400瓦。 所述第二等离子体环境的压力为3. 5 -4. 0托。
所述第二介质层为氟硅玻璃、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氧化 硅、氮化硅、碳化硅中的一种或其组合。
该方法进一步包括在所述沟槽和连接孔中沉积金属层。 与现有技术相比，本发明具有以下优点本发明方法中，通过在形成第
一介质层前、后对基底表面进行等离子表面处理，改善膜层的内部应力，去 除膜层表面的污染物，更有助于沉积的膜层之间的粘结，减小膜层之间剥离 的产生，能够增加形成的结构和器件的可靠性。
图1为现有双镶嵌结构剖面示意图； 图2为现有双镶嵌结构产生的剥离缺陷的剖面示意图； 图3为根据本发明实施例的制造方法的流程图； 图4~图IO为根据本发明实施例的制造方法的剖面图。
具体实施例方式
下面结合附图对本发明的具体实施方式
做详细的说明。 本发明的双镶嵌结构的制造方法，首先提供一具有器件层的半导体基底， 所述器件层可以是金属氧化物半导体晶片管。将所述基底表面暴露于等离子 体环境中一段时间，所述等离子体气体可以是氦气、氩气、氢气、氨气中的 一种，等离子体对基底表面的轰击能够改变基底表面材料的共价健及配位健， 有助于改善基底表面材料的应力，从而使基底表面可以和后面沉积的材料层 很好的粘结。然后在所述半导体基底上形成第一介质层，所述第一介质层即 为刻蚀停止层，其材料可以是氮化硅，碳化硅，碳氮硅化合物等，沉积完所 述第一介质层后，将所述第一介质层暴露于等离子体环境中，所述等离子体 气体可以是氦气、氩气、氬气、氨气中的一种，通过等离子体对第一介质层 表面的轰击，有助于改变第一介质层表面材料的应力。接着，在所述第一介 质层上形成第二介质层，所述第二介质层可以是氟硅玻璃等低介电常数材料， 通过等离子体对第 一介质层表面处理，第二介质层能够很好的粘附于第一介 质层表面。在所述第二介质层中形成沟槽和连接孔，并在所述沟槽和链接孔 中填充金属材料，例如铜或铝等，即形成互连层。本发明方法通过在沉积刻 蚀停止层前后分别进行等离子体表面处理改善膜层的表面的应力，从而增加 了膜层之间的粘附力。
图3为根据本发明实施例的制造方法的流程图。
如图3所示，首先，提供一具有器件层的半导体基底(S200 )。所述半导 体基底材料可以是多晶硅，单晶硅或非晶硅，在所述半导体基底中形成有器 件层或互连层，例如器件层为金属氧化物半导体晶体管，多个晶体管通过互
连层连接。
将所述带有器件层的半导体基底表面暴露于第一等离子体环境中5 ~ 15 秒(S210)。所述第一等离子体气体可以是氦气、氩气、氢气、氨气中的一种； 射频源功率为700 - 1200瓦，所述第一等离子体环境的压力为4. 0~4. 5T。通 过等离子体对半导体基底表面的轰击处理，高能等离子体可以打破基底表面 材料的共价健或配位健，从而减小了基底表面材料的应力。
在所述经过等离子体表面处理的半导体基底表面形成第一介质层 (S220 )，所述第一介质层材料可以是氧化硅、碳化硅(SiC)、氮化硅(SiN)、 碳硅氧化合物(SiOC)、掺氮碳化硅中的一种或其组合，其厚度为300 ~800 埃。所述第一介质层即为后层第二介质层刻蚀连接孔的刻蚀停止层。
将所述第一介质层表面暴露于第二等离子体环境中(S230 )。所述第一介 质层曝露于第二等离子体环境的时间为10~20s，所述第二等离子体射频源的 功率为200 - 400瓦，所述第二等离子体环境的压力为3. 5~4.0T。
在所述第一介质层表面沉积第二介质层(S240)。所述第二介质层为氟硅玻 璃(FSG )、磷硅玻璃(PSG)、硼硅玻璃(BSG )、硼磷硅玻璃(BPSG )、氧化硅、 氮化硅(SiN)、碳化硅(SiC)中的一种或其組合。通过对第一介质层表面进 行等离子体处理，第二介质层能够很好的粘附于所述第一介质层表面，减少 或消除了膜层之间的剥离。
在所述第二介质层中形成沟槽和连接孔(S250 )。所述第一介质层即为形 成连接孔的刻蚀终点检测层，在所述沟槽和连接孔中填充金属材料。
下面结合图4~图IO对本发明方法进行详细描述。
如图4所示，半导体衬底200中形成有源极202和漏极204，在所述半导 体衬底200上形成有栅极206,所述栅极材料可以是多晶硅或金属硅化物，所 述栅极206和衬底200之间通过栅氧隔离。在所述栅极及衬底200上形成有 绝缘层210,所述绝缘层210材料可以是氧化硅、氮化硅、碳化硅等介质材料。 在所述绝缘层210中形成有连接孔208，所述连接孔208中填充有导电物质， 例如鴒、铝或铜。所述连接孔208中的导电物质底部与所述源极202和漏极 204连接。在所述绝缘层210上方形成有介电层212,所述介电层212材料可 以是氟硅玻璃、硼磷硅玻璃等低介电常数材料，在所述介电层212中形成互 连层214，所述互连层材料可以是铝或铜。
入沉积设备进行刻蚀停止层沉积过程不同，本发明将所述带有器件层和互连
层的半导体衬底200曝露于第一等离子体环境中，用等离子体对所述介电层 表面进行表面处理。所述第一等离子体气体可以是氦气、氩气、氢气、氨气 中的一种，射频源的功率为700 - 1200瓦，所述第一等离子体环境的压力为 4. 0~4. 5T，曝露于第一等离子体环境中的时间为5~15秒。等离子体对所述 介电层212表面进行轰击的过程会破坏或重组介电层212材料的化学键例如 共价键或配位键，从而减小了介电层212的膜内应力，更有助于介电层212 与其它的膜层粘结。同时等离子体表面处理也可以去除介电层212表面的污 染物及杂质颗粒，减小污染物及杂质颗粒给膜层之间粘结带来的缺陷。
如图6所示，经过第一等离子体表面处理的介电层212改变了其内部膜 应力，更有助于其它膜层与介电层212之间的粘结。通过物理气相沉积或化 学气相沉积的方法，在所述介电层212上积淀第一介质层216,所述第一介质 层216材料可以是氧化硅、碳化硅(SiC )、氮化硅(SiN )、碳硅氧化合物(SiOC )、 掺氮碳化硅中的一种或其组合，其厚度为300 ~ 800埃。该第一介质层216即 为后续工艺中形成连接孔的刻蚀终点检测层，即刻蚀停止层(Etch stop layer )。通过对介电层216表面进行等离子体表面处理，第一介质层216能 够和所述介电层216很好的粘合而不会出现或减少出现层与层之间的剥离现 象。
如图7所示，由于第一介质层216材料一般为氧化硅、碳化硅、氮化硅 等高介电常数材料，其膜层内部应力一般为压应力(compressive stress), 而在其上形成的第二介质层材料一般为低介电常数材料，且其膜内应力 一般 为张应力，因而两层膜之间很容易由于应力不平衡而出现剥离现象，严重影 响器件之间的可靠性。因而，本发明中在沉积完第一介质层216后，将其表 面曝露于第二等离子体环境中进行表面处理，所述第二等离子体射频源的功 率为200 ~ 400瓦，压力为3. 5 ~4. OT,曝露于第二等离子体环境的时间为10 ~ 20s。通过等离子体对第一介质层216表面材料的轰击可以破坏或重组第一介 质层216膜层材料内部的共价键或配位键，从而减小所述第一介质层216膜 层表面压应力，有助于平衡第二介质层218与第一介质层216之间的应力， 增加膜层之间的粘附性，增加器件的可靠性。
如图8所示，在所述第一介质层216上形成第二介质层218。所述第二介 质层218为氟硅玻璃(FSG)、磷硅玻璃(PSG)、硼硅玻璃(BSG)、硼磷硅玻璃 (BPSG)、氧化硅、氮化硅(SiN)、碳化硅(SiC)中的一种或其组合。通过 对第一介质层216表面进行等离子体表面处理，减小了第一介质层216和第 二介质层218膜层之间的应力，增加了粘附性。
本发明中通过在衬底上形成第一介质层216前后对第一介质层216下层 的介电层212和第一介质层216表面进行等离子体表面处理，等离子体表面 处理过程改善了膜层应力，更有助于膜层之间的粘附。
如图9所示，在所述第二介质层218中形成沟槽220和连接孔222，形成 沟槽220和连接孔222的方法可以采用先形成沟槽后形成连接孔的方法，也 可以采用先行成连接孔后形成沟槽的方法。
如图IO所示，将所述连接孔222底部的第一介质层216去除至露出所述 互连层214，在所述连接孔222和沟槽220中填充金属材料，例如，铝、铜、 钽、鴒、钛、钛化钽等。
本发明方法中，通过在形成第一介质层216前后对基底表面进行等离子 处理，改善膜层的内部应力，去除膜层表面的污染物，更有助于沉积的膜层 之间的粘结，减小膜层之间剥离的产生，能够增加形成的结构和器件的可靠 性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何 本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和 修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
权利要求
1、 一种双镶嵌结构的制造方法，包括 提供一具有器件层的半导体基底； 将所述基底表面曝露于第 一等离子体环境中； 在所述半导体基底上形成第一介质层；将所述第 一介质层表面曝露于第二等离子体环境中；在所述第一介质层上形成第二介质层；在所述第二介质层中形成沟槽和连接孔。
2、 如权利要求l所述的双镶嵌结构的制造方法，其特征在于所述第一 等离子体和第二等离子体气体可以是氦气、氩气、氢气、氨气中的一种。
3、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 等离子体射频源的功率为700 ~ 1200瓦。
4、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述基底 表面曝露于第 一等离子体环境中的时间为5 ~ 15秒。
5、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 等离子体环境的压力为4. 0-4. 5托。
6、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 介质层材料可以是氧化硅、碳化硅、氮化硅、碳硅氧化合物、掺氮碳化硅中 的一种或其组合。
7、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 介质层的厚度为300 ~ 800埃。
8、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 介质层的形成方法为物理气相沉积或化学气相沉积。
9、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第一 介质层曝露于第二等离子体环境的时间为10~20s。
10、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第 二等离子体射频源的功率为200 ~ 400瓦。
11、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第 二等离子体环境的压力为3. 5~4. 0托。
12、 如权利要求1所述的双镶嵌结构的制造方法，其特征在于所述第 二介质层为氟硅玻璃、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氧化硅、氮化硅、 碳化珪中的 一种或其组合。
13、如权利要求1所述的双镶嵌结构的制造方法，其特征在于该方法进一步包括在所述沟槽和连接孔中沉积金属层。
全文摘要
一种双镶嵌结构的制造方法，包括提供一具有器件层的半导体基底；将所述基底表面曝露于第一等离子体环境中；在所述半导体基底上形成第一介质层；将所述第一介质层表面曝露于第二等离子体环境中；在所述第一介质层上形成第二介质层；在所述第二介质层中形成沟槽和连接孔。该方法能够减小膜层之间的剥离缺陷，增加器件的可靠性。
文档编号H01L21/768GK101123211SQ20061002991
公开日2008年2月13日 申请日期2006年8月10日 优先权日2006年8月10日
发明者易义军, 杨小明, 汪钉崇, 蓝受龙 申请人:中芯国际集成电路制造(上海)有限公司