形成具有缩小的字线间距的快闪单元阵列的方法

专利名称：形成具有缩小的字线间距的快闪单元阵列的方法
技术领域：
本发明是涉及一种闪存装置和制造所述装置的方法。
背景技术：
NAND(反及)型EEPROM(电可擦除可编程只读存储器)或闪存已被开发以用于便携式音乐播放器、移动电话、数码相机等的固态大量储存应用，且其已被认为是硬盘驱动器(HDD)的替代品。因此，希望这些装置具有更大的容量、更低的成本和用于小型化、增加处理速度的缩小的单元大小。
通常设计NAND装置结构使得(1)每一个存储器单元利用一个具有浮动栅极和控制栅极的晶体管；和(2)在设置于基底上的存储器单元阵列与相应的位线之间提供单一的接触窗(contact)。因此，如与传统的EEPROM相比，尽管单元间隔通常由选定的光刻(photolithography)工艺所限制，但缩小了存储器单元所占据的面积，并可提高集成密度。
美国专利5,050,125号(以下简称‘125专利)揭示了一种非易失性半导体存储器，其中每一位线包含一串闪存单元阵列(如‘125专利的图4的横截面图所示)。单元大小或面积由浮动栅极和相邻的绝缘区域的宽度(图4中的X方向)及相关联的控制栅极和相邻的绝缘区域的宽度(Y方向)所界定，即由浮动栅极与控制栅极所需的重叠面积所界定。‘125专利的每一单元的单元大小不能缩小到约4F2-5F2以下，其中“F”为光刻成像的最小尺寸，即可由‘125专利的制造工艺中使用的光刻(photolithography)技术获得的最小特征尺寸(featuresize)或线宽。目前所知最小特征尺寸约为90nm。结论假设浮动栅极的最小宽度约为1F，且浮动栅极阵列中相邻的浮动栅极之间的间隔的最小宽度也约为1F，同时控制栅极的最小宽度约为1F，且相邻的控制栅极之间的最小间隔约为1F，意味着每一单元在X方向至少占据最小值2F，且在Y方向至少占据最小值2F到2.5F。
Haspeslagh的美国专利6,580,120号提出了一种具有缩小的字线间距的装置，但利用了复杂的多组字线形成工艺。
因此，希望利用可容易地集成的工艺来增加闪存阵列的集成密度。

发明内容
一种形成NAND闪存装置的方法包含在基底上形成控制栅极多晶硅层；在所述控制栅极多晶硅层上形成掩膜层，所述掩膜层包括界定闪存装置的数个间隔的字线的掩膜图案，所述字线彼此间隔一段小于最小特征尺寸的距离，所述最小特征尺寸可由用于形成至少一部分所述掩膜层图案的选择的光刻工艺所成像；和通过掩膜层蚀刻控制栅极多晶硅层。
为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。


图1为具有数个NAND存储器单元的闪存的一部分电路图。
图2为一示范性存储器装置的单元串的横截面图，其显示出字线间隔。
图3A～3F说明一制造图2的结构的示范性方法。
图4A～4D说明一制造SONOS存储器单元结构的步骤。
主要元件标记说明BL0、BL1位线WL0、WL1、WL2、...、WLn字线
SSL、GSL选择线Mnm存储器单元SL0、SL1、GSL0、GSL1选择晶体管10基底12三井区域14植入区域16栅极介电层18存储器单元20a、20b选择晶体管22、122浮动栅极24、32、34、124绝缘层26、126控制栅极28、128硅化物层30插塞36导电位线38介层窗130、130′、134氧化物掩膜132SiN层132′间隙壁200ONO层202、206绝缘层204储存层F、X尺寸
具体实施例方式
参照图1，所示为电可擦除可编程只读存储器(EEPROM)，包含形成于芯片基底上的存储器单元阵列。如所属技术领域的技术人员将认识到，图1为一NAND闪存阵列的一部分的电路图。譬如行和列解码器、感测电路和其它控制电路的各种元件均未表示，以避免使本发明的揭示变得模糊不清。然而，这些组件是所属技术领域的技术人员所熟知的。
存储器阵列包括数个连接到存储器单元Mnm且平行的位线BL0、BL1、...、BLm，其中“n”表示存储器阵列中单元位置的列数，且“m”表示其行数。平行的字线WL0、WL1、WL2、...、WLn绝缘形成于基底上，以便为形成于每一单元位置上的闪存单元Mnm形成控制栅极。选择晶体管SL0、SL1等和GSL0、GSL1等形成于位线BL的各端。
将一示范性存储器阵列划分为很多存储器“区块”。每一区块具有若干“页”。一页具有很多存储器“单元”。例如，1Gb的存储器具有1024个区块，且一个区块具有64页。每一页具有2K字节(即16K位)。一字线含有一页或多页。在位线方向上每一区块提供一个单元串或两个单元串。一个单元串具有16位、32位或64位。譬如以下所讨论的SONOS存储器单元的情况下，一个单元储存一个位，或储存两个位。
在一实施例中，编程、擦除和读取操作条件如下


在这一编程/擦除方法中，将Fowler-Nordheim(FN)穿隧用于NMOS NAND闪存单元的编程和擦除。在编程期间，将一较高的正电压施加于选择的单元的字线上。将一中电压施加到未选择的字线上以打开这些单元。将接地电压或0V施加到位线以写入数据“0”，而施加VCC以写入数据“1”。将0V传送到选择的单元的通道，执行FN穿隧以将电子从通道注入到浮动栅极。当数据为“1”时，字线电压将通道连接起来，且存在可忽略的FN穿隧电流，因此单元未被编程。对于擦除而言，以高电压偏压所述单元的P型井，并将选择区块中的所有字线接地。电子从浮动栅极FN穿隧到P型井基底。
图2为单元串的侧横截面图。所述单元串包括选择晶体管20a、20b，其中数个NMOS浮动栅极快闪单元晶体管18形成于选择晶体管20a、20b之间。尽管选择晶体管20a、20b显示为双栅晶体管，但也可如图1所示使用单栅晶体管。
在一实施例中，基底10包含p型掺杂硅基底，而p型掺杂硅基底具有形成于其中单元阵列区域中的三井(triple well)区域12。所述三井包括围绕p型井的n型井。例如，替代实施例可利用n型掺杂的基底和替代井设置。尽管本文已结合NMOS闪存单元进行了描述，但所述存储器单元也可包含形成于p型基底上的PMOS单元。栅极介电层16热生长于基底10上，且较佳地包含形成为厚度在约70～110之间的SiO2。源极/漏极植入区域较佳地为N+植入区域14，其形成于单元18之间，且形成于单元18与选择晶体管20a、20b之间。在一实施例中，N+植入区域14包含浓度约为1×1018到5×1019atoms/cm3的砷或磷的掺质。
每一单元18包含形成于栅极介电层16上的导电浮动栅极22，较佳地包含具有厚度约300～1000之间的多晶硅层，且更佳地约500的多晶硅层。介电层24形成于浮动栅极22上并包含热氧化层，譬如形成为厚度约110～140的SiO2，或具有约110～140之间的有效氧化物厚度的ONO(氧化物/氮化物/氧化物)层。可使用LPCVD(低压化学气相沉积)工艺沉积所述ONO层，其具有从SiH2CL2/O2气体沉积约20厚度的顶部氧化层，具有从SiH2CL2/O2气体沉积约40厚度的底部氧化层，且具有从SiH2CL2/N2气体沉积约80厚度的SiN层。控制栅极26形成自若干平行单元串共用的字线，且控制栅极26形成于介电层24上，且较佳地包含具有约700～1000之间厚度的多晶硅层28。硅化物层28较佳地包含钨(W)硅化物层，可视情况形成于控制栅极/字线26上。
平坦化绝缘层32形成于所述单元串上，其可包含一个或一个以上个别介电层。通过介电层32形成连接开口(hole)并以多晶硅插塞30填充，以与选择晶体管20电连接。导电位线36，例如包含钨(W)，其形成于第二绝缘层34上，并通过导电介层窗(via)38连接到多晶硅插塞30。
所属技术领域的技术人员将显而易见，当控制栅极26和硅化物层28(当有其存在时)形成如图1中所示横过若干单元串的字线时，每一单元的浮动栅极22和介电层24由绝缘层围绕，而此绝缘层将个别单元串中的单元彼此分离并与相邻的单元串的单元分离。
如图2所示，每一晶体管单元18具有通道长度F，其由用于形成存储器阵列图案的光刻工艺所能成像的最小尺寸界定。每一选择晶体管20a与20b较佳地具有长度2F(以避免击穿问题、最小化源极到漏极的漏电流等)，并与各自的插塞30间隔距离F。每一插塞具有间距2F。重要的是，每一浮动栅极单元18与相邻的浮动栅极单元18间隔一段小于“F”的距离“X”，并与相邻的选择晶体管20(对于末端单元18而言)间隔此距离。总的单元串长度等于8F+mF+(m+1)X，其中“m”为单元串中单元的总数，通常为16、32或64。在一实施例中，X等于0.03μm且F等于0.09μm并存在16个单元，故总的单元串长度仅为24F+(17/3)F＝29.7F。如在现有技术中，如果X等于F，那么总的单元串长度将为41F。另外，再假设X等于1/3F，所述单元大小约为(F+X)2F(或约(2.66F2))而非4-5F2。
参照图3A～3F描述了一种形成图2的紧密间隔的字线结构的示范性方法。图3A～3F说明用于创造存储器结构的前段(front-end-of-line，FEOL)工艺步骤。在这里没有讨论用于形成寻址个别存储器单元所需的内连线电路的工艺步骤，即形成诸如接触窗、介层窗、金属线和相应的绝缘层的后段(back-end-of-line，BEOL)工艺。
参照图3A，首先在栅极介电层16上形成用于形成个别存储器单元晶体管的材料堆叠。具体地说，将浮动栅极多晶硅层122沉积为厚度在约300～1000之间。接着，在多晶硅层122上形成ONO介电层124。接着，将控制栅极多晶硅层126沉积为厚度在约700～1000之间。最后，沉积或形成钨硅化物层128于控制栅极多晶硅层126上，使其厚度约为300。
参照图3B，沉积第一氧化层或将其形成于硅化物存储器单元堆叠(即，层122、124、126、128)上，并将其图案化和蚀刻以形成被间隔以界定第一组间隔字线和存储器单元的第一组氧化物掩膜130。在一实施例中，氧化物掩膜130的厚度在约900～1500之间，且更佳地约为1000。氧化物掩膜130由使用光刻工艺所成像的光刻胶掩膜来图案化和蚀刻的氧化层形成，其中“F”为可成像的最小尺寸。每一掩膜130具有宽度F。接着，将SiN层132沉积于所述结构上，即沉积于氧化物掩膜130和硅化物层128上。譬如通过低压化学气相沉积(LPCVD)工艺将SiN层132沉积为厚度小于F，且在一实施例中约为300。在实施例中，氧化物掩膜130区彼此间隔一段距离F+2X，其中X为图2中所示字线之间的距离。所述距离确实由光刻工艺界定，且其可将特征尺寸界定为小至F。
参照图3C，移除SiN层132的部分而保留氧化物掩膜130侧壁上的SiN侧壁间隙壁132′。端点检测可用于监控所述蚀刻工艺。在一示范性实施例中，可将一使用Ar/CF4反应气体的各向异性干蚀刻工艺用于蚀刻SiN层132。当检测到氧化层130时停止所述蚀刻工艺。因为所述氧化物厚于形成于其间的SiN，所以一旦检测到所述氧化物则相邻的所述氧化物部分的SiN层132就仅剩余一部分。SiN间隙壁132′具有等于“X”的厚度，其为字线间之间隔，而约与层132的沉积厚度相同。
参照图3D，接着将第二氧化层(图中未表示)沉积于图3C的结构上填充间隙壁132′之间的开口间隔，并将其回蚀以保留第二组间隔氧化物掩膜134。氧化物掩膜130继续存在，但将其指定为130′，因为在通过第二氧化层暴露间隙壁132′期间其可被稍微蚀刻。每一氧化物部分130′、134具有等于F的宽度，并通过宽度等于X的间隙壁132′与相邻的氧化物部分间隔开，其中X小于F。层130′和134共同形成氧化物掩膜，以用于形成间隔的字线和存储器单元。尽管只显示了11个氧化物掩膜部分，但应了解可提供16、32或64个部分来用于形成单元串中的字线数，且可提供额外氧化物部分来用于形成选择晶体管(图中未表示)。
在替代实施例中，掩膜130、134由SiN形成，且层132(且因此间隙壁132′)由氧化物形成。
参照图3E，移除SiN间隙壁132′，并将图3D的氧化物掩膜层用于蚀刻穿透层122、124、126和128，以形成图2的间隔存储器单元18，其具有宽度F且彼此间隔一段距离X。可将使用Ar/CF4反应溶液的干蚀刻工艺用于移除SiN间隙壁132′。可将使用Cl2/HBr溶液的干蚀刻工艺用于蚀刻控制栅极多晶硅层126，且可将相同的溶液用于蚀刻硅化物层128。可将使用CHF3/CHF4/He溶液的干蚀刻工艺用于蚀刻ONO介电层124。最后，可将使用Cl2/HBr溶液的干蚀刻工艺用于蚀刻浮动栅极多晶硅层122。
如图3F所示，如以蚀刻工艺移除掩膜部分130′和134，并将植入区域14形成于基底10中相邻的且在其间的个别存储器单元18。
也可将替代编程/擦除方法用于图1的存储器单元阵列，所述方法通过BTBT(能带间穿隧)利用热空穴注入以在编程期间移除所储存的电子。穿隧发生在源极/漏极(S/D)接面与穿隧氧化物的交叉点。对n+S/D到基底接面反偏压至一定程度，使得发生软击穿或齐纳(Zener)击穿。当电子在S/D和交叉点从价带穿隧到导带时，所述pn接面具有电流。空穴产生于价带中，且浮动栅极通过在控制栅极上施加负电压而吸引空穴。所述控制栅极上的负电压也增强了BTBT电流。如果没有编程所存取的单元，那么以0V偏压位线，且不反偏压S/D接面。在此条件下没有BTBT穿隧电流。通过使选择区块中的所有单元具有更高的临界值来执行擦除。在擦除期间，电子通过FN穿隧从通道穿隧到浮动栅极。以下表格中总结了编程、擦除和读取条件。

热空穴注入产生陷入穿隧氧化层的空穴，并可降低编程-擦除耐久特性。空穴型陷阱位于漏极接面边缘附近，其影响用于编程的通道热电子注入。现有的空穴型陷阱将降低漏极附近的电场，并使得热电子效率较差。然而，因为所述擦除于整个穿隧氧化物区域由FN穿隧完成，因此，在以上所提出的编程方法中这一机制的影响较低。尽管这一机制在NOR闪存中可引起干扰，但其在NAND闪存中不会引起干扰。未选择的字线具有高电压以使位线电压通过。未选择的字线上的单元不具有BTBT干扰。未选择的区块也具有选择晶体管以保护所述单元。所述位线电压不能传送到所述单元。为确保S/D接面被反偏压，因此S/D需要正偏压。所述偏压来自位线。假设例如选择WL2并对单元编程。WL0和WL1是在选择的字线与位线之间未选择的字线。将WL0、WL1和SSL拉到10V。将WL2设定为-5V。位线上的7V偏压将通过到WL1与WL2之间的S/D区域。所述S/D区域将具有BTBT穿隧电流。经负偏压的WL2将空穴吸引到这一单元的浮动栅极。由于WL2被负偏压且偏压低于擦除状态的Vth，因此所述单元关闭。因此，所述7V偏压将不通过到WL3和其它字线。
图4A～4D说明以上结合图3A～3F而描述的工艺，其适用于例如Haspeslagh的美国专利第6,580,120号中所描述的SONOS(硅/ONO/硅)存储器单元的形成，所述专利以引用的方式全文并入本文中。在图4A～4D中，与图3A～3F中类似的元件符号指的是类似的结构。
如图4A中所示，ONO层200形成于基底10上。ONO层200较佳地具有有效氧化物厚度，其约在110～140之间。层200包含第一绝缘层202、储存层204和第二绝缘层206。可使用LPCVD(低压化学气相沉积)工艺沉积所述ONO层，其具有从SiH2CL2/O2气体沉积约20厚度的顶部氧化层206，具有从SiH2CL2/O2气体沉积约40厚度的底部氧化层202，且具有从SiH2CL2/N2气体沉积约80厚度的SiN储存层204。
剩余工艺与以上结合图3A～3F所描述的基本上相同。将控制栅极多晶硅层126形成于层200上。视情况形成硅化物层128，之后形成第一组间隔的氧化物掩膜130和SiN层132。
参照图4B，蚀刻SiN层132以形成SiN间隙壁132′。在图4C中，沉积并蚀刻第二氧化层以暴露SiN间隙壁132′，留下第二组间隔的氧化物掩膜134。如图4D中所示，移除所述SiN间隙壁132′，并接着将所述掩膜组用于蚀刻穿透硅化物层128和顶部多晶硅层126。
在实施例中，图4D表示最终的单元结构，尽管所示的掩膜部分130′和134被移除。在替代实施例中，从ONO层200到基底10继续蚀刻工艺。在此替代实施例中，形成植入区域(如以上图3F中所示)并将FN穿隧用于进行编程/擦除。以下表格中显示了用于植入实施例的编程/擦除/读取条件以用于NMOS单元。

如果不存在植入区域，那么将源极侧注入(source side injection)用于进行编程，并将FN穿隧用于擦除。以引用的方式全部并入本文中的美国专利第6,580,120号中描述了所述编程/擦除方法。‘120专利中也描述了一示范性读取条件。
综上所述，在本发明提出一种形成具有缩小的间隔的字线及其形成单元的方法，此方法具有较佳集成的工艺。缩小的单元间隔改善集成密度，借此缩小装置大小和/或容量。
虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。
权利要求
1.一种形成反及闪存装置的方法，其特征是包含以下步骤在基底上形成控制栅极多晶硅层；在所述控制栅极多晶硅层上形成掩膜层，其中所述掩膜层包括界定所述反及闪存装置的数个间隔的字线的掩膜图案，所述字线彼此间隔一定距离且所述距离小于最小特征尺寸，所述最小特征尺寸由用于形成至少一部分所述掩膜图案的选择的光刻工艺所成像；和通过所述掩膜层蚀刻所述控制栅极多晶硅层。
2.根据权利要求1所述的形成反及闪存装置的方法，其特征是所述掩膜层形成步骤包含以下步骤在所述控制栅极多晶硅层上形成第一层，并使用所述光刻工艺图案化所述第一层以形成第一组间隔的掩膜部分，所述第一组间隔的掩膜部分界定第一组间隔的字线；在所述第一组间隔的掩膜部分的侧壁边缘上形成间隙壁；在所述间隙壁之间形成第二层，所述第二层界定第二组间隔的字线；和移除所述间隙壁，借此形成界定所述数个间隔的字线的所述掩膜图案。
3.根据权利要求2所述的形成反及闪存装置的方法，其特征是所述间隙壁包含氮化硅且所述第一和第二层包含氧化物，或所述第一和第二层包含氮化硅且所述间隙壁包含氧化物。
4.根据权利要求3所述的形成反及闪存装置的方法，其特征是所述间隙壁形成步骤包含以下步骤将间隙壁层沉积在所述第一层上和所述第一组间隔的掩膜部分之间；和从所述第一层上及所述第一组间隔的掩膜部分之间蚀刻所述间隙壁层以形成所述间隙壁。
5.根据权利要求2所述的形成反及闪存装置的方法，其特征是所述第二层形成步骤包含以下步骤将所述第二层沉积于所述基底上，包括所述第一层和所述间隙壁上；和蚀刻所述第二层以暴露所述间隙壁。
6.根据权利要求5所述的形成反及闪存装置的方法，其特征是所述第一层具有约1000的厚度，且所述间隙壁具有约300的厚度。
7.根据权利要求1所述的形成反及闪存装置的方法，其特征是在所述蚀刻步骤之后还包含在所述间隔的字线之间的所述基底中形成植入区域的步骤。
8.根据权利要求1所述的形成反及闪存装置的方法，其特征是所述控制栅极多晶硅层形成于氧化物/氮化物/氧化物层上。
9.根据权利要求7所述的形成反及闪存装置的方法，其特征是所述氧化物/氮化物/氧化物层具有约在110～140之间的有效氧化物厚度。
10.根据权利要求1所述的形成反及闪存装置的方法，其特征是还包含在所述控制栅极多晶硅层上形成硅化物层的步骤。
11.根据权利要求1所述的形成反及闪存装置的方法，其特征是还包含以下步骤在所述基底中的活性区域上形成浮动栅极多晶硅层；和在所述浮动栅极多晶硅层上形成介电层，其中所述蚀刻步骤包含蚀刻所述浮动栅极多晶硅层和所述介电层的步骤。
12.根据权利要求1所述的形成反及闪存装置的方法，其特征是还包含以下步骤在所述基底上形成第一绝缘层；在所述第一绝缘层上形成储存层；在所述储存层上形成第二绝缘层，其中在所述第二绝缘层上形成所述控制栅极多晶硅层。
13.根据权利要求1所述的形成反及闪存装置的方法，其特征是所述掩膜层包含氧化物。
14.一种形成反及闪存装置的方法，其特征是包含以下步骤在基底上形成介电层；在所述介电层上形成多晶硅控制栅极层；在所述多晶硅控制栅极层上沉积第一掩膜层；蚀刻所述第一掩膜层以形成第一组间隔的掩膜部分且所述第一组间隔的掩膜部分界定第一组间隔的字线，每一掩膜部分具有一定宽度且所述宽度取决于由选择的光刻工艺所成像的最小特征尺寸，相邻的掩膜部分间隔一定距离且所述距离大于所述最小特征尺寸并小于所述最小特征尺寸的两倍；形成第二组间隔的掩膜部分且所述第二组间隔的掩膜部分界定第二组间隔的字线，所述第二组间隔的掩膜部分中个别的掩膜部分设置在所述第一组掩膜部分相邻的掩膜部分之间，其中所述第二组间隔的掩膜部分中个别的掩膜部分设置为与所述第一组掩膜部分相邻的掩膜部分相距一定距离且所述距离小于所述最小特征尺寸；和通过所述第一和第二组间隔的掩膜部分蚀刻所述多晶硅控制栅极层。
15.根据权利要求14所述的形成反及闪存装置的方法，其特征是还包含以下步骤在所述第一组间隔的掩膜部分上形成牺牲层；蚀刻所述牺牲层以在所述第一组间隔的掩膜部分的侧壁上形成间隙壁；在所述第一组间隔的掩膜部分和间隙壁上形成掩膜材料层；蚀刻所述掩膜材料层以暴露所述第一组间隔的掩膜部分，其中所述掩膜材料层的部分剩余以形成所述第二组间隔的掩膜部分；和移除所述间隙壁。
16.根据权利要求14所述的形成反及闪存装置的方法，其特征是所述第一和第二组间隔的掩膜部分包含氧化物或氮化硅。
17.根据权利要求14所述的形成反及闪存装置的方法，其特征是所述介电层包含氧化物/氮化物/氧化物层。
18.根据权利要求17所述的形成反及闪存装置的方法，其特征是将所述氧化物/氮化物/氧化物层形成于所述基底上，则所述形成反及闪存装置的方法还包含移除所述掩膜部分的步骤，其中所述氧化物/氮化物/氧化物层实质上保持未被蚀刻。
19.根据权利要求17所述的形成反及闪存装置的方法，其特征是将所述介电层形成于浮动栅极多晶硅层上，则所述蚀刻步骤还包含通过所述第一和第二组间隔的掩膜部分蚀刻所述介电层和浮动栅极多晶硅层。
20.一种形成反及闪存装置的方法，其特征是包含以下步骤在基底上形成控制栅极多晶硅层；在所述控制栅极多晶硅层上形成掩膜层，所述掩膜层包括界定所述反及闪存装置的数个间隔的字线的数个间隔的掩膜部分，每一掩膜部分具有界定的宽度，其中所述掩膜部分的个别掩膜部分与相邻的掩膜部分间隔小于所述界定宽度的距离；和通过所述掩膜层蚀刻所述控制栅极多晶硅层。
21.根据权利要求20所述的形成反及闪存装置的方法，其特征是所述掩膜层包含氧化物或氮化硅。
22.根据权利要求21所述的形成反及闪存装置的方法，其特征是还包含在所述基底上形成氧化物/氮化物/氧化物层并在所述氧化物/氮化物/氧化物层上形成所述控制栅极多晶硅层的步骤。
全文摘要
一种形成NAND闪存装置的方法包含在基底上形成控制栅极多晶硅层；在控制栅极多晶硅层上形成掩膜层，掩膜层包括界定闪存装置的多个间隔的字线的掩膜图案，字线彼此间隔一段小于最小特征尺寸的距离，最小特征尺寸可由用于形成至少一部分掩膜层图案的选择的光刻工艺所成像；和通过掩膜层蚀刻控制栅极多晶硅层。
文档编号H01L21/02GK101026094SQ20061005800
公开日2007年8月29日 申请日期2006年2月24日 优先权日2006年2月24日
发明者陈宗仁 申请人:晶豪科技股份有限公司