专利名称：：用于紧密间距存储器阵列线的晶体管布局配置的制作方法
技术领域：
：本发明涉及含有存储器阵列的半导体集成电路，且在优选实施例中，本发明尤其涉及单片三维存储器阵列。
背景技术：
：半导体处理技术和存储器单元技术的不断发展己持续增加集成电路存储器阵列中所实现的密度。举例来说，某些无源元件存储器单元阵列(例如包含反熔丝单元的存储器单元阵列)可制造为具有接近用于特定字线互连层的最小特征尺寸(F)和最小特征间隔的字线，且还具有接近用于特定位线互连层的最小特征宽度和最小特征间隔的位线。而且，具有一个以上存储器单元平面或层的三维存储器阵列已制造为在每一存储器平面上实施此类所谓的4F2存储器单元。在Johnson的题为"VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,034,882号美国专利中以及在Zhang的题为"Three-DimensionalRead-OnlyMemoryArray"的第5,835,396号美国专利中描述了示范性三维存储器阵列。在每一存储器平面上实施此类具有4F2存储器单元的三维存储器阵列在解码和能与此类紧密间距的阵列线介接的存储器层接口电路的设计和布局方面提出了挑战。
发明内容一种多头字线驱动器电路并入弯曲栅极晶体管以减小针对介接到紧密间距阵列线原本可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极/漏极区。源极/漏极区每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极/漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管。在某些实施例中，存储器阵列包含以多个存储器区块组织的无源元件存储器单元阵列。字线优选由在两个或两个以上字线层上的短字线区段形成，所述短字线区段并联连接在一起以形成给定字线。共用的垂直连接优选将字线区段连接在一起，且进一步将字线连接到一般设置在存储器阵列下方的相关联的字线驱动器电路。在某些实施例中，字线驱动器电路将相关联的字线耦合到选定的偏压线或与驱动器电路相关联的未选定的偏压线。在某些实施例中，无源元件存储器阵列(PEMA)可并入一次性写入存储器单元或传导性较少会极度改变的存储器单元，且可为熔丝型单元或反熔丝型单元。存储器单元优选包含反熔丝存储器单元，且存储器阵列优选具有一个以上字线层，其每一者与各自位线层相关联。在某些方面中，本发明提供一种集成电路，其包含存储器阵列，所述存储器阵列包括多个存储器区块。所述存储器阵列包含水平横跨至少一个存储器区块的多个阵列线。所述存储器阵列还包含M多个垂直活性区域条，其设置成至少部分在第一存储器区块下方。所述存储器阵列进一步包含各自多个栅电极，其与每一各自活性区域条相交以界定个别源极/漏极区，源极/漏极区每隔一个地耦合到用于所述各自活性区域条的各自偏压节点，且其余源极/漏极区分别耦合到与第一存储器区块相关联的各自阵列线，借此形成用于各自阵列线的各自第一驱动器晶体管。所述存储器阵列还包含沿着第一存储器区块的一侧的连接区域，用于形成从与第一存储器区块相关联的各自阵列线到下部互连层上的各自电极的垂直连接，所述各自电极耦合到用于所述阵列线的相应第一驱动器晶体管。在另一方面中，本发明提供一种集成电路，其包含三维存储器阵列，其具有一个以上存储器平面，每一平面包括多个第一类型的阵列线；以及多个阵列线驱动器电路，其各自一者用于每一各自阵列线，其中每一阵列线驱动器电路包括至少一个弯曲栅极晶体管。在另一方面中，本发明提供一种集成电路，其包含设置在介电层上方的存储器阵列。所述存储器阵列包含水平横跨所述存储器阵列的至少一部分的多个阵列线，以及多个阵列线驱动器电路，其各自一者用于每一各自阵列线。所述多个阵列线驱动器电路包含大体上布置在至少一列中的多个具有第一传导性类型的第一驱动器晶体管，所述第一驱动器晶体管中的至少一些包括设置在所述存储器阵列下方的弯曲栅极晶体管。本发明在若干方面适用于具有存储器阵列的集成电路、存储器单元和存储器阵列结构、用于操作此类集成电路和存储器阵列的方法、用于形成或制造此类集成电路和存储器阵列的方法以及对此类集成电路或存储器阵列进行编码的计算机可读媒体，其全部如本文更详细描述且如所附权利要求书中所陈述。而且，本文描述的发明性概念可单独使用或组合使用。上述是概要且因此在必要时含有细节的简化、概括和省略。因此，所属领域的技术人员将了解，上述概要仅是说明性的，且不期望其以任何方式限制本发明。从下文陈述的具体实施方式可了解如仅由权利要求书界定的本发明的其它方面、发明性特征和优点。通过参看附图，所属领域的技术人员可更好地理解本发明，并了解其许多目的、特征和优点。图1是表示具有分段字线布置的三维存储器阵列的示意图。图2是表示三维存储器阵列的字线层和位线层的俯视图，其展示2:1交错的字线区段，其中对用于区块的字线区段的一半的垂直连接在区块的左侧，且对用于区块的字线区段的另一半的垂直连接在区块的右侧。另外，来自两个相邻区块的字线区段共用每一垂直连接。图3是表示多头字线解码器的示意图，所述解码器具有垂直于字线区段而横穿的偏压线且具有平行于字线区段而横穿的行选择线。图4是表示多头字线解码器的示意图，其具有在存储器阵列的至少一部分上隔开的多个四头驱动器电路(例如图3中所描绘)。图5是用于实施多个阵列线驱动器晶体管的传统电路布局的图。图6是有用于实施并入弯曲栅极晶体管的多个晶体管的电路布局的图。图7是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图8是如图3所示的四头字线驱动器电路的示范性电路布局的图。图9是展示如图3所示的四头字线驱动器电路的示范性电路布局的某些层的图。图IO是展示如图3所示的四头字线驱动器电路的示范性电路布局的某些层的图。图11是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图12是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图13是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图14是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图15是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图16是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图17是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。不同图式中相同参考符号的使用指示类似或相同项目。具体实施方式现参看图1，展示一示意图，其表示具有分段字线布置的三维存储器阵列。每一字线由在存储器阵列的至少一个(且有利地为一个以上)字线层上的一个或一个以上字线区段形成。举例来说，第一字线由设置在存储器阵列的一个字线层上的字线区段130和由设置在另一字线层上的字线区段132形成。字线区段130、132通过垂直连接128连接以形成第一字线。垂直连接128还提供到达设置在另一层中(例如，半导体衬底内)的驱动器装置126的连接路径。来自行解码器(未图示)的解码输出122大体上平行于字线区段130、132而横穿，且当被选择时，通过装置126将字线区段130、132耦合到大体上垂直于字线区段而横穿的解码偏压线124。还展示字线区段131、133,其通过垂直连接129连接以形成第二字线，并提供到达驱动器装置127的连接路径。来自行解码器的另一解码输出123当被选择时通过装置127将这些字线区段131、133耦合到解码偏压线124。如下一张图中所描述，垂直连接128、129优选设置在两个存储器区块之间，且一个区块内的字线与相邻区块中的字线共用。换句话说，字线区段130设置在一个存储器区块中且与相邻区块中的另一字线区段134共用。图2是表示例如在前一张图中描述的三维存储器阵列的字线层和位线层的俯视图。存储器区块182、184展示为分别包含多个位线183、185,且具有2:1交错的字线区段。对用于区块的字线区段的一半的垂直连接在区块的左侧(例如，字线区段187和垂直连接189)，且对用于区块的字线区段的另一半的垂直连接在区块的右侧(例如，字线区段186和垂直连接190)。另外，每一垂直连接为两个相邻区块每一者中的字线区段服务。举例来说，垂直连接190连接到阵列区块182中的字线区段186，且连接到阵列区块184中的字线区段188。换句话说，每一垂直连接(例如垂直连接190)由两个相邻区块每一者中的字线区段共用。然而，如所预期的，用于第一和最末阵列区块的各自"外部"垂直连接可仅为第一和最末阵列区块中的字线区段服务。举例来说，如果区块184是形成存储器阵列的多个区块中的最末区块，那么其外部垂直连接(例如，垂直连接194)可仅为区块184内的字线区段192服务，且因此不会如阵列的全部其余区块那样由两个字线区段共用。通过如图所示般地使字线区段交错，垂直连接的间距两倍于个别字线本身的间距。这是特别有利的，因为针对许多无源元件存储器单元阵列可实现的字线间距显著小于针对许多可用以形成垂直连接的通孔结构可实现的字线间距。其它字线层和位线层可与所示的那些层相同地实施，且因此将共用相同的垂直连接，如图1所描述。在Scheuerlein的题为"WordLineArrangementHavingMulti-LayerWordLineSegmentsforThree-DimensionalMemoryArray"的第US2004-0190360号美国公开专利申请案(现为第6,879,505号美国专利)中可找到示范性存储器结构的其它描述，所述美国专利的揭示内容以全文引用的方式并入本文。然而，尽管可在三维存储器阵列的情形(即，并入有形成于彼此上方和下方的一个以上存储器平面的单片半导体集成电路)中描述许多示范性实施例，但也特定涵盖仅具有单个存储器平面的本发明其它实施例。存储器阵列180优选为并入有无源元件存储器单元的无源元件存储器阵列(PEMA)，但也特定涵盖其它类型的存储器单元。如本文所使用，无源元件存储器阵列包含多个2端子存储器单元，其每一者连接在相关联的X线与相关联的Y线之间。此存储器阵列可为二维(平面)阵列或可为具有一个以上存储器单元平面的三维阵列。每一此类存储器单元均具有非线性传导性，其中在反向方向上(即，从阴极到阳极)的电流小于在正向方向上的电流。施加从阳极到阴极的大于编程电平的电压改变存储器单元的传导性。传导性在存储器单元并入有熔丝技术时可能减小，或在存储器单元并入有反熔丝技术时可能增加。无源元件存储器阵列不一定是可一次性编程(即，一次性写入)存储器阵列。此类无源元件存储器单元可一般地视为具有在一方向上引导电流的电流导引元件和能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻性元件等)。可通过当选择存储器元件时感测电流流动或电压降来读取存储器元件的编程状态。图3是表示多头字线解码器配置230的示意图，所述配置230具有垂直于字线区段而横穿的偏压线且具有平行于字线区段而横穿的解码行选择线(本文有时称为"选择节点"或"全局字线")。行解码器232产生多个解码行选择线，其一者被标记为234。阵列区块选择电路235在节点236上产生未选定的偏压电平BiasU,且在节点238、240、242和244上分别产生四个解码偏压电平BiasA、BiasB、BiasC和BiasD。四边字线驱动器电路233包含四个单独的字线驱动器电路254，其中每一者用于将各自字线驱动到未选定的偏压线BiasU(当行选择234未被选定时)或驱动到四个"选定"偏压线BiasA、BiasB、BiasC和BiasD中的各自一者(当行选择234被选定时)。参看标记为254的个别字线驱动器电路，当行选择234为低时，第一晶体管256(借助于垂直连接260)将字线248驱动到未选定的偏压电平BiasU，如由行解码器232产生的所有未选定的行选择线的情况。当行选择234为高时，第二晶体管258将字线248(也标记为行B，其通常包含一个以上字线层中每一者上的一个或一个以上字线区段)驱动到相关联的偏压电平BiasB，如由行解码器232产生的一个"选定的"行选择线的情况。一般化到所有四个字线，当行选择234为高时，将字线246、248、250和252中的每一者分别驱动到其相关联的偏压线BiasA、BiasB、BiasC和BiasD。将偏压线BiasA、BiasB、BiasC和BiasD中的一者驱动到选定电平，同时将其余三个偏压线保持在未选定偏压电平，例如BiasU电平。因此，将四个字线246、248、250和252中的一者驱动到选定偏压电平，同时将其余三个字线保持在未选定偏压电平。垂直连接260对应于图1所示的垂直连接128。在所示的示范性配置中，当行选择234为高时其被选定，且当其为低时未选定，且未选定偏压电平BiasU高于四个偏压电平BiasA、BiasB、BiasC和BiasD中的选定的一者。因此，晶体管256有利地实施为P沟道装置且晶体管258实施为N沟道装置。用于并入有反熔丝存储器单元的存储器阵列的示范性电压为0伏的选定偏压电平和标称9伏的未选定的偏压电平BiasU。在其它实施例中，电压的极性、驱动器晶体管256、258的极性可颠倒。而且，依据特定存储器单元技术和所需的未选定和选定字线电压，可利用其它驱动器装置，例如两个N沟道晶体管。尽管上文描述四个此类解码选定偏压线，但可提供其它数目的此类线，例如两个偏压线，其中每一行选择节点因此耦合到每一组驱动器内的两个字线驱动器电路，或甚至在其它实施例中仅提供一个选定偏压线。图4是表示多头字线解码器的示意图，其具有在存储器阵列的至少一部分上隔开的多个四头驱动器电路(例如图3中描绘的驱动器电路)。如之前所述，行解码器232产生多个解码行选择线，其一者被标记为234。阵列区块选择电路235产生未选定偏压电平BiasU,并产生四个解码偏压电平BiasA、BiasB、BiasC和BiasD，这里标记为U、A、B、C和D。四边字线驱动器电路233的垂直群组282中的每一者响应于由行解码器232产生的行选择线中的各自一者。群组282内的所有四边字线驱动器电路233均与U、A、B、C和D偏压线相关联，如图3所示的配置所指示。然而在此实施例中，阵列区块选择电路235还产生另一各自组偏压线以用于四边字线驱动器电路233的两个额外群组284、286中每一者。第二组偏压线包含未选定偏压电平BiasU，并产生四个解码偏压电平BiasE、BiasF、BiasG和BiasH，这里标记为U、E、F、G和H。第三组偏压线包含未选定的偏压电平BiasU，并产生四个解码偏压电平Biasl、BiasJ、BiasK和BiasL，这里标记为U、I、J、K和L。再次参看行选择234，群组282、284和286每一者中的一个四边字线驱动器电路233响应于行选择234信号，且阵列区块选择电路235可经实施以解码偏压线A、B、C、...、K、L，使得仅一个此类偏压线选定(即，驱动到选定偏压电平)。结果，仅选择与行选择234相关联的一个字线，且与行选择234相关联的其余11个字线保持未选定。可扩展此类布置以在阵列上驱动大得多的数目的字线驱动器电路233。对于此示范性电路可假定每一字线驱动器254耦合到两个相邻阵列区块(例如，如图2所示的阵列)每一者中的字线区段。因此，两个位线选择电路(未图示)可与字线驱动器电路的群组282相关联，其中每一者分别用于具有由群组282驱动的字线的两个相邻阵列区块中的每一者。因此，每一者分别由列解码器输出信号(未图示)驱动，其中只要选定的字线与群组282相关联，所述信号便有效。示范性列解码器和列选择电路可采取多种实施方案，但优选如题为"TreeDecoderStructureParticularlyWellSuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitch"的第6，859，410号美国专利中描述的那样来实施，所述美国专利的揭示内容以全文引用的方式并入本文。由于(对于此实施例)将每一阵列区块假定为从一侧驱动其字线的一半且从另一侧驱动其字线的另一半，因此与群组282相关联的最右边的阵列区块也可与群组284相关联。如同本文描述的许多实施例，字线连接到存储器单元的阴极端(即，二极管的n型侧)。区块中的字线区段是交错的，其中一半与相邻区块中的字线区段共用区块右侧的垂直连接，且另一半与字线区段共用区块左边的垂直连接。每一垂直连接可以0.52p的间距由0.18x0.78^的"zia"形成，且具有40欧姆的标称电阻。用于读取和写入条件的示范性偏压条件(即，标称电压)如下表I所示。表I<table>tableseeoriginaldocumentpage12</column></row><table>LinesWhenWritingaMemoryArray"的第6,618,295号美国专利中进一步描述了其它有用的偏压条件，所述美国专利的揭示内容以全文引用的方式并入本文。Scheueriein的题为"ApparatusandMethodforDisturb-FreeProgrammingofPassiveElementMemoryCells"的第6,822,903号美国专利中描述了减少对一半选定和未选定的存储器单元的干扰影响的优选编程方法，所述美国专利的揭示内容以全文引用的方式并入本文。再次参看图3所示的字线驱动器电路233，这四个字线驱动器254中的每一者均优选设置在存储器阵列下方。这些字线驱动器254必须安放在存储器区块内两个字线的间距上(因为字线是交错的且存储器区块的每一侧仅驱动一半)。而且，字线驱动器经指派以驱动到高电压电平，且因此并入高电压晶体管(相对于集成电路内并入的其它晶体管)。此类高电压晶体管常具有比一般的晶体管长的沟道长度(即，栅极条宽度)，且因此将此类高电压晶体管配合为紧密间距布局(例如直接介接到存储器层的电路)极具挑战性。现参看图5，展示活性区域条300和交替栅电极(例如，多晶硅("多")栅电极302)和源极/漏极触点(例如，触点304)的布局。栅电极与活性区域条相交以界定个别源极/漏极区，例如源极/漏极区306。此结构的间距等于C+L+2G，其中C为每一触点的宽度，L为每一栅极条的宽度(当然，其确定所得晶体管的电沟道长度)，且G为从源极/漏极触点到栅电极的间隔。通过使用"弯曲栅极"晶体管并错开源极/漏极触点来减小间距，如图6所示。此处，展示活性区域条310和交替栅电极(例如，栅电极312)和源极/漏极触点(例如，触点315)的布局。然而，弯曲栅极布局提供一对栅电极312、313，其相隔更远地展开，且因此朝活性区域条310的右侧弯曲远离触点316，且还朝活性区域条310的左侧更靠近地一起弯曲以容纳触点315。换句话说，栅电极312、313在活性区域条310的左侧比在条的右侧靠得更近，使得错开的触点316可放置在条右侧附近的栅电极312、313之间的源极/漏极区中。反过来，栅电极313、314在活性区域条310的右侧比在条的左侧靠得更近，使得错开的触点315可放置在条左侧附近的栅电极313、314之间的源极/漏极区中。此结构的间距等于L+G+0.5(C+S),其中L为每一栅极条的宽度，G为从源极/漏极触点到栅电极的间隔，C为每一触点的宽度，且S为栅极间的距离(即'"多到多"的间隔)。这表示等于G+0.5(C-S)的间距方面的改进。对于示范性半导体技术，这些变量的值可表达为基础技术尺寸人的函数。如果C-1.2X、G=X、且S-1.6X,那么弯曲栅极布局比直晶体管布局的间距改进了0.8人。当设计必须与密集型存储器阵列的间距匹配的布局时，几乎等于基础技术尺寸的这个量尤其显著。现参看图7，可利用弯曲栅极晶体管布局以通过连接若干对栅电极以形成单个晶体管栅极，并将源极/漏极区每隔一个地耦合到用于活性区域条520的偏压节点521，且将其余源极/漏极区耦合到各自的字线，来形成字线驱动器254的NMOS晶体管(例如，晶体管258)。在此配置518中，这些驱动器的间距因此为2(L+G)+C+S(两倍于每一个别栅电极的间距)。所示的每一NMOS晶体管将耦合到各自的行选择线，因为这些晶体管中的每一者均共用同一偏压线521。举例来说，栅电极522将耦合到ROWSEL0，而栅电极523将耦合到R0WSEL1。对于示范性0.15p技术，使L二0.68ia、C=0.18p、G=0.15p、且S=0.24n,NMOS驱动器晶体管间距因此为2.08^。为了进行比较，如果使用图5的直栅电极来实施，那么此驱动器间距将为2.32p。在示范性实施例中，此2.08^的NMOS驱动器间距对应于从存储器区块的一侧(在存储器区块之间的垂直连接区域中)驱动的四个字线。由于还从同一区块的另一侧驱动四个字线，因此在此NMOS驱动器间距(即0.26n的字线间距)中，阵列将实际上具有八个字线。现参看图8，总共四个此类NMOS驱动器晶体管条518可彼此相邻放置，以在此2.08^间距内提供四个NMOS驱动器晶体管，从而实现图3所示的字线驱动器电路233的布局。图中展示四个垂直活性区域条320、322、324和326，每一者设置在存储器区块BLOCKi+l下方。在每一活性区域条中，多个栅电极与活性区域条相交以界定个别源极/漏极区。源极/漏极区每隔一个地耦合到活性区域条的偏压节点，且其余源极/漏极区分别耦合到与存储器区块BLOCKi+l相关联的各自字线。因此，形成用于各自字线的各自NMOS驱动器晶体管。四个活性区域条320、322、324和326分别与四个偏压线BiasA(也标记为238)、BiasB(也标记为240)、BiasC(也标记为242)和BiasD(也标记为244)相关联。单个行选择线耦合到每一活性区域条中一个晶体管的栅极端子。举例来说，行选择线ROWSEL234耦合到晶体管321、258、325和327的栅极端子。图中还展示四个活性区域特征，例如活性区域特征330和332，每一者均设置在相邻存储器区块BLOCKi下方。举例来说，活性区域特征330和332中的每一者包含各自一对栅电极，其与活性区域特征相交以形成总共四个PMOS晶体管，每一晶体管的栅极耦合到同一行选择线ROWSEL234。每一对PMOS晶体管之间的中心源极/漏极节点耦合到未选定的偏压节点BiasU(也标记为节点236)。连接区域提供在NMOS驱动器晶体管与PMOS驱动器晶体管之间，其还位于相邻的存储器区块BLOCKi与BLOCKi+1之间(且还沿着存储器区块BLOCKi+1的左侧)，以用于形成从将NMOS和PMOS晶体管连接在一起的电极(此处表示为虚线)到相应字线的垂直连接。举例来说，字线驱动器254(图3所示)包含源极耦合到BiasB线240且漏极耦合到垂直连接260的NMOS晶体管258，且进一步包含源极耦合到BiasU线236且漏极耦合到垂直连接260的PMOS晶体管256。在图8中，此垂直连接260与标记为WL6的字线相关联。尽管此图表示根据本发明一些实施例的相对布置，但为了清楚起见己简化了一些细节。现参看图9和图10，其展示类似电路和布局布置的示范性实施例的更准确的图。图9展示活性区域层、栅极层、衬底(阱)接头以及到活性区域和栅极的触点。图中展示四个活性区域条320、322、324和326。三列衬底接头(例如，衬底接头342、343和344)将局部衬底电位(或者，局部阱电位)耦合到合适的偏压电平(例如，接地)。每一组四个PMOS晶体管实际上由阱接头(例如，阱接头346)围绕，每一阱接头将阱349耦合到阱偏压节点348。提供单个触点(例如，触点347)以将行选择线耦合到所有八个晶体管(即，四个NMOS下拉型，和四个PMOS上拉型)，且将在多晶硅层中路由的行选择信号耦合到所有八个晶体管。图10展示两个金属层，其中下部R1层一般垂直横穿(例如，表达BiasC的金属特征351)且上部R2层一般水平横穿(例如，表达全局字线的金属特征352)。现参看图11，展示方框图，其指示NMOS和PMOS驱动器晶体管相对于每一存储器区块之间的连接区域的位置，一般对应于图8-10所示的位置。PMOS驱动器(例如，382)在每一连接区域(例如，383)的左边，而NMOS驱动器(例如，384)在每一连接区域的右边。因此，在每一存储器区块下方，PMOS驱动器设置在区块的一恻上，且无关的NMOS驱动器设置在另一侧上。举例来说，在存储器区块380下方的是在右侧的PMOS驱动器382和在左侧的无关的NMOS驱动器386。依据存储器区块、PMOS驱动器和NMOS驱动器的大小，可能存在用于其它电路(例如，读出放大器3S7)的足够空间。图12说明另一有用的布置。存储器区块402包含与区块左边的连接区域410相关联的PMOS驱动器406，以及与区块右边的连接区域411相关联的PMOS驱动器407。存储器区块404包含与区块左边的连接区域411相关联的NMOS驱动器408，以及与区块右边的连接区域412相关联的NMOS驱动器409。如果NMOS或PMOS驱动器中的一者小于另一者，那么较大的电路可配合在包含较小类型驱动器的存储器下方。举例来说，此处PMOS驱动器406、407展示为比NMOS驱动器408、409小得多，且在PMOS驱动器406与407之间定位的读出放大器电路413或其它电路可大于在NMOS驱动器408与409之间定位的读出放大器电路413或其它电路。图13说明另一有用布置。与连接区域相关联的NMOS和PMOS驱动器的一半在连接区域的一侧，而相关联的NMOS和PMOS驱动器的另一半在连接区域的另一侧。举例来说，NMOS驱动器424、425和PMOS驱动器426、427全部与通过连接区域421驱动各自的字线相关联。存储器区块420包含与区块右边的连接区域421相关联的NMOS驱动器424和PMOS驱动器426。存储器区块422包含与区块左边的连接区域421相关联的NMOS驱动器425和PMOS驱动器427，以及与区块右边的连接区域430相关联的NMOS驱动器428和PMOS驱动器429。尽管所示实施例因此在每一字线驱动器电路233内进一步包含四个NMOS和PMOS驱动器，但也涵盖其它数目的驱动器装置(例如，两对NMOS和PMOS)。另外，也可有利地采用除2的整数幂以外的数。举例来说，可使用六个NMOS和六个PMOS驱动器，尤其使用图13所示的布置。在此非二进制的情况下，物理寻址可经配置以在解码图中留下"空洞"，例如在包含六个物理解码地址的八个地址的群组中的空洞，其原本为最后两个地址。控制电路可经配置以将外部地址空间映射到具有空洞的较大地址空间中。因此，物理解码在结构上仍可较大程度上为二进制的。在这些方框图的每一者中，尽管描述了NMOS和PMOS驱动器晶体管的位置，但应将方框图视为适用于可能包含其它类型上拉型与下拉型装置的其它实施例。而且，即使上述描述可使用"包含"NMOS驱动器或PMOS驱动器区块的存储器区块的短语，但应理解，此类NMOS或PMOS驱动器区块位于存储器区块下方，且如果字线在区块之间共用，则可能与一个以上区块相关联。图14描绘弯曲栅极晶体管的另一有用配置，其中一对栅电极在离开活性区域右侧之前接合。图15描绘展示每一者均包含一对栅电极的活性区域区(也称为"岛")的另一有用配置，其中所述对栅电极中的交替一者是弯曲栅极晶体管。图16描绘活性区域条，其中栅电极中的交替一者是弯曲栅极晶体管。图17描绘展示每一者均包含弯曲栅极晶体管栅电极的活性区域岛的另一有用配置。在某些实施例中，阵列线驱动器电路内的驱动器晶体管相对于集成电路上其它位置实施的其它晶体管来说是较高电压的装置。此类装置可具有较高的阈值电压，可具有较厚的栅极电介质，且可具有比此类其它晶体管长的电长度。举例来说，此类较高电压的装置可具有至少两倍于此类其它晶体管标称电长度的电长度。在某些实施例中，包含设置在存储器阵列下方的弯曲栅极晶体管的阵列线驱动器电路可有利地用于并入分段位线的存储器阵列中，例如2003年3月31日申请的RoyE.Scheuerlein等人的题为"Three-DimensionalMemoryDeviceIncorporatingSegmentedBitLineMemoryArray"的第US2004/0188714Al号美国专利申请公开案中描述的阵列，所述申请案以全文引用的方式并入本文。在各种实施例中，存储器层之间的连接有利地形成为垂直连接以减小此类连接消耗的总面积。然而，本文此类术语"垂直连接"的使用应解释为包含在垂直放置(例如，相邻)的存储器层之间形成连接的任何方式，无论是否使用单独的通孔以将每一层连接到其邻近层，无论此类通孔是否堆叠在彼此之上，无论每一通孔是否相对于其上方或下方的通孔横向放置，或无论是否使用任何其它结构来实现一个以上存储器层上的节点之间的连接。本发明不限于任何特定形式的"垂直连接"，因为不同的工艺可能导致针对每一工艺的较合意或较不合意的选择。此类垂直连接也可方便地称为"zia"以暗示在z方向上连接一个以上层的通孔型结构。在2003年3月18日颁发的Cleeves的第6,534,403号美国专利中描述了优选的zia结构和其形成的相关方法，所述美国专利的揭示内容以全文引用的方式并入本文。在本文描述的各个实施例中，已为了方便描述而假定每个位线区段的存储器单元的数目。应理解，关于任何存储器阵列设计，许多因素可能影响设计决策，例如每个字线区段的存储器单元的数目以及每个位线的存储器单元的数目。举例来说，每个字线区段的存储器单元的数目可能受到可影响选定或未选定位线的总泄漏电流、受到字线区段的电阻或受到位线的电容的较大影响。类似地，阵列区块的数目和存储器平面的数目也是工程决策的问题，且本文描述的示范性配置仅是选定情况的实例且不是所要求的配置。应了解，名称顶部、左边、底部和右边仅是针对存储器阵列的四个侧面的方便的描述性术语。用于区块的字线区段可实施为水平定向的两个中间指状群组的字线区段，用于区块的位线可实施为垂直定向的两个中间指状群组的位线。每一各自群组的字线或位线可由阵列四个侧面中一侧上的各自解码器/驱动器电路和各自读出电路服务。在题为"Multi-HeadedDecoderStructureUtilizingMemoryArrayLineDriverwithDualPurposeDriverDevice"的第6,856,572B2号美国专利中、在上述"TreeDecoderStructureParticularlyWellSuitedtoInterfacingArrayLinesHavingExtremelySmallLayoutPitch"中以及在2005年3月31日申请的LucaG.Fasoli和RoyE.Scheuerlein的题为"MethodandApparatusforIncorporatingBlockRedundancyinaMemoryArray"的第11/095,907号美国申请案中陈述了合适的行和列电路，所述专利中的每一者均以全文引用的方式并入本文。在上述"MethodandApparatusforIncorporatingBlockRedundancyinaMemoryArray"中还描述了示范性存储器阵列配置。字线也可称为行线或X线，且位线也可称为列线或Y线。"字"线与"位"线之间的区别对于所属领域的技术人员来说可能带有至少两种不同含义。当读取存储器阵列时，一些实践者假定字线被"驱动"且位线被"感测"。在这方面，X线(或字线)通常预期为连接到存储器单元晶体管的栅极端子，或存储器单元切换装置的切换端子(如果存在的话)。Y线(或位线)通常预期为连接到存储器单元的切换端子(例如，源极/漏极端子)。其次，通过将两个阵列线中的一组视为更对准于数据"位"而不是数据"字"，存储器组织(例如，数据总线宽度、在操作期间同时读取的位的数目等)可具有一些关联性。因此，本文对X线、字线和行线以及对Y线、位线和列线的名称是各个实施例的说明，且不以限制性意义，而以更一般的意义来看待。如本文所使用，字线(例如，包含字线区段)和位线通常表示正交的阵列线，且一般遵循此项技术中至少在读取操作期间字线被驱动且位线被感测的通常假定。因此，阵列的位线也可称为阵列的读出线。不应由于使用此类术语而推断出关于字组织的任何特定暗示。而且，如本文使用，"全局阵列线"(例如，全局字线、全局位线)是连接到一个以上存储器区块中的阵列线区段的阵列线，但不应推断出任何特定干扰来暗示此全局阵列线必须横跨整个存储器阵列或大体上横跨整个集成电路。如本文所使用，无源元件存储器阵列包含多个2端子存储器单元，其每一者连接在相关联的X线与相关联的Y线之间。此存储器阵列可为二维(平面)阵列或可为具有一个以上存储器单元平面的三维阵列。每一此类存储器单元均具有非线性传导性，其中在反向方向上(即，从阴极到阳极)的电流小于在正向方向上的电流。施加从阳极到阴极的大于编程电平的电压改变存储器单元的传导性。传导性可能在存储器单元并入有熔丝技术时减小，或可能在存储器单元并入有反熔丝技术时增加。无源元件存储器阵列不一定是可一次性编程(即，一次性写入)存储器阵列。此类无源元件存储器单元一般可视为具有在一方向上引导电流的电流导引元件和能够改变其状态的另一组件(例如，熔丝、反熔丝、电容器、电阻性元件等)。可通过当选定存储器元件时感测电流流动或电压降来读取存储器元件的编程状态。在本文描述的本发明各个实施例中，存储器单元可包含半导体材料，如Johnson等人的第6，034，882号美国专利和Zhang的第5,835,396号美国专利中所描述。尽管反熔丝存储器单元是优选的，但也可使用其它类型的存储器阵列，例如MRAM和有机无源元件阵列。MRAM(磁致电阻随机存取存储器)是基于磁性存储器元件，例如磁性隧道结(MTJ)。在2001正EE国际固态电路会议的技术论文摘要、2001年2月6日的ISSCC2001/第7次会议/技术指导高级技术/7.6，以及ISSCC2001视觉补充的94-95、404-405页中公开的PeterK.Naji等人的"A256kb3.0V1T1MTJNonvolatileMagnetoresistiveRAM"中描述了MRAM技术。某些无源元件存储器单元并入有机材料层，所述有机材料层包含具有类似二极管的特征的传导性的至少一个层和通过施加电场来改变传导性的至少一个有机材料。Gudensen等人的第6,055,180号美国专利描述有机无源元件阵列。也可使用包含例如相变材料和无定形固体的材料的存储器单元。参见Wolstenholme等人的第5,751,012号美国专利和Ovshinsky等人的第4,646,266号美国专利。在本文描述的本发明各个实施例中，涵盖可使用的许多不同的存储器单元技术。合适的三维反熔丝存储器单元结构、配置和过程包含(不限于)在Johnson等人的题为"VerticallyStackedFieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,034,882号美国专利、Kna11等人的题为"Three-DimensionalMemoryArrayandMethodofFabrication"的第6,420,215号美国专利、Johnson的题为"Vertically-Stacked,FieldProgrammableNonvolatileMemoryandMethodofFabrication"的第6,525,953号美国专禾ll、Cleeves的题为"ThreeDimensionalMemory"的第2004-0002184Al号美国专利申请公开案、以及2002年12月19日申请的Herner等人的题为"AnImprovedMethodforMakingaHighDensityNonvolatileMemory"的第10/326,470号美国专利申请案中所描述的。这些列举的揭示案中的每一者均以全文引用的方式并入本文。而且，还涵盖具有极其密集的X线和/或Y线间距要求的其它存储器阵列配置，例如并入有如ThomasH.Lee等人的题为"DenseArraysandChargeStorageDevices,andMethodsforMakingSame"的第US2002-0028541Al号美国专利申请公开案中描述的薄膜晶体管(TFT)EEPROM存储器单元的那些配置，以及并入有如Scheuerlein等人的题为"ProgrammableMemoryArrayStructureIncorporatingSeries-ConnectedTransistorStringsandMethodsforFabricationandOperationofSame"的第US2004-0125629Al号美国专利申请公开案中，以及En-HsingChen等人的题为"NANDMemoryArrayIncorporatingCapacitanceBoostingofChannelRegionsinUnselectedMemoryCellsandMethodforOperationofSame"的第US2004/0145024号美国专利申请公开案中描述的TFTNAND存储器阵列的那些配置，所述申请案以引用的方式并入本文。各个图中的各个阵列线的方向性仅方便用于简易描述阵列中的两组交叉线。尽管字线通常与位线正交，但这不是必需的。而且，也可容易地颠倒存储器阵列的字和位组织。作为额外实例，阵列的若干部分可对应于给定字的不同输出位。此类各种阵列组织和配置在此项技术中是众所周知的，且本发明意欲包含各种此类变化。如本文所使用，集成电路存储器阵列是单片集成电路结构，而不是封装在一起或紧密接近的一个以上集成电路装置。可使用连接区块的单个节点的术语来描述本文的方框图。然而，应了解，当背景要求时，此"节点"可实际上表示用于传送差分信号的一对节点，或可表示用于运载若干相关信号或用于运载形成数字字的多个信号或其它多位信号的多个单独的线(例如，总线)。所属领域的技术人员将了解，当描述包含各种信号的电路以及电路内的节点的操作时，可同样很好地使用若干表达方式中的任一者，且在此描述内容内不应将任何微小的推论曲解为变化的使用。经常以表达哪个电平是有效电平的方式来命名逻辑信号。信号和节点的示意图以及附随的描述在背景中应是清楚的。如本文所使用，彼此"大体上相等"的两个不同电压具有各自的值，所述值足够接近，以在所讨论的背景下导致大体上相同的作用。可假定此类电压彼此处于约0.5伏以内，除非背景要求另一值。尽管一般地设想出电路和物理结构，但可认识到，在现代半导体设计和制造中，可以适合在后续设计、测试或制造阶段以及所得的制造半导体集成电路使用的计算机可读描述形式来体现物理结构和电路。因此，针对传统电路或结构的权利要求可与所述主张的特定语言相一致地读取计算机可读编码及其表示法，无论是体现在媒体中还是与合适的读取器设备组合以允许相应电路和/或结构的制造、测试或设计改进。本发明预期包含电路、相关方法或用于制造此类电路的操作、相关方法，以及此类电路和方法的计算机可读媒体的编码，其全部如本文描述且如所附权利要求书中所界定。如本文所使用，计算机可读媒体至少包含磁盘、磁带或其它磁性、光学、半导体(例如，快闪存储卡、ROM)或电子媒体以及网络、有线线路、无线或其它通信媒体。电路的编码可包含电路示意性信息、物理布局信息、行为模拟信息，且/或可包含通过其可表示或传达电路的任何其它编码。上述细节描述仅描述本发明许多可能的实施方案中的几种实施方案。出于此原因，以说明而不是限制的方式来进行此详细描述。可在不脱离本发明范围和精神的情况下，基于本文陈述的描述对本文揭示的实施例作出变化和修改。仅期望所附权利要求书及其等效物界定本发明的范围。而且，特定涵盖单独使用以及以各种组合使用上文描述的实施例。因此，本文未描述的其它实施例、变化和改进不一定排除在本发明的范围之外。权利要求1.一种集成电路，其包括存储器阵列，其包括多个存储器区块，所述存储器阵列具有水平横跨至少一个存储器区块的多个阵列线；M多个垂直活性区域条，其设置成至少部分在第一存储器区块下方；各自多个栅电极，其与每一各自活性区域条相交以界定个别源极/漏极区，源极/漏极区每隔一个地耦合到用于所述各自活性区域条的各自偏压节点，且其余源极/漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管；以及连接区域，其沿着所述第一存储器区块的一侧以用于形成从与所述第一存储器区块相关联的各自阵列线到下部互连层上的各自电极的垂直连接，所述各自电极耦合到用于所述阵列线的相应第一驱动器晶体管。2.根据权利要求1所述的集成电路，其中所述M多个垂直活性区域条设置成完全在所述第一存储器区块下方，且因此设置在所述连接区域的一侧。3.根据权利要求2所述的集成电路，其中所述M多个活性区域条形成在一个阱结构内。4.根据权利要求1所述的集成电路，其中多个驱动器输入节点，其每一者耦合到每一各自活性区域条中的各自第一驱动器晶体管，借此形成响应于单个关联驱动器输入节点的M多个第一驱动器晶体管。5.根据权利要求1所述的集成电路，其中所述多个活性区域条中每一者内的若干对相邻栅电极分别耦合在一起以形成单个逻辑晶体管。6.根据权利要求1所述的集成电路，其中每一各自活性区域条内的栅电极至少每隔一个地经弯曲，使得相邻的栅电极在所述活性区域条的一侧比所述相邻的栅电极在所述活性区域条的另一侧更靠近在一起。7.根据权利要求6所述的集成电路，其中每一各自活性区域条内的每个栅电极经弯曲，使得相邻的栅电极在所述活性区域条的一侧比所述栅电极在所述活性区域条的另一侧更靠近在一起。8.根据权利要求1所述的集成电路，其中所述M多个活性区域条中的一半设置在邻近所述第一存储器区块的第二存储器区块下方；且所述连接区域设置在所述M多个活性区域条的两半之间。9.根据权利要求l所述的集成电路，其进一步包括多个第二驱动器晶体管，其分别耦合到所述多个第一驱动器晶体管，借此提供耦合到与所述第一存储器区块相关联的所述各自阵列线的各自第一和第二驱动器晶体管。10.根据权利要求9所述的集成电路，其中所述M多个活性区域条中的一半设置在邻近所述第一存储器区块的第二存储器区块下方；所述连接区域设置在所述M多个活性区域条的两半之间；且所述多个第二驱动器晶体管中的一半设置在所述第二存储器区块下方。11.根据权利要求9所述的集成电路，其中所述第二多个驱动器晶体管包括多个活性区域区，其每一者包含一对栅电极，所述栅电极与所述活性区域交错以界定两个外部源极/漏极区和一内部源极/漏极区，所述各自外部源极/漏极区分别耦合到所述阵列线中用于所述第一区块的各自一者，且所述各自内部源极/漏极区耦合到与所述第二驱动器晶体管相关联的偏压节点。12.根据权利要求1所述的集成电路，其进一步包括第二M多个垂直活性区域条，其设置成至少部分在邻近所述第一或第二存储器区块的第三存储器区块下方；对于所述第二M多个垂直活性区域条中的每一者，各自多个栅电极与每一各自活性区域条相交以界定个别源极/漏极区，源极/漏极区每隔一个地耦合到用于所述各自活性区域条的各自偏压节点，且其余源极/漏极区分别耦合到与所述第三存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管；以及连接区域，其沿着所述第三存储器区块的一侧以用于形成从与所述第三存储器区块相关联的各自阵列线到下部互连层上的各自电极的垂直连接，所述各自电极耦合到用于所述阵列线的相应第一驱动器晶体管。13.根据权利要求12所述的集成电路，其中所述多个驱动器输入节点中的每一者耦合到所述第二M多个活性区域条中每一各自一者中的各自第一驱动器晶体管，借此形成与所述第一存储器区块相关联的M多个第一驱动器晶体管和响应于单个关联驱动器输入节点的与所述第三存储器区块相关联的M多个第一驱动器晶体管。14.根据权利要求13所述的集成电路，其中水平横跨至少一个存储器区块的所述多个阵列线包括字线；且每一存储器区块包含交错字线，所述交错字线中约一半借助于所述区块一侧上的连接区域而耦合到关联驱动器晶体管，且其余的交错字线借助于所述区块另一侧上的连接区域而耦合到关联驱动器晶体管。15.根据权利要求14所述的集成电路，其中在给定的存储器区块中，借助于所述给定的存储器区块一侧上的连接区域而耦合到关联驱动器晶体管的所述字线与其相邻存储器区块中的字线共用。16.根据权利要求15所述的集成电路，其中所述存储器阵列包括三维存储器阵列；且给定存储器区块中的每一字线包括所述给定存储器区块内的至少两个存储器平面中的每一者上的字线区段。17.—种对集成电路进行编码的计算机可读媒体，所述经编码的集成电路如权利要求1所述。18.—种集成电路，其包括三维存储器阵列，其具有一个以上存储器平面，每一平面包括多个第一类型的阵列线；多个阵列线驱动器电路，其各自一者分别用于每一各自阵列线；其中每一阵列线驱动器电路包括至少一个弯曲栅极晶体管。19.根据权利要求18所述的集成电路，其中包括每一阵列线驱动器电路的所述至少一个弯曲栅极晶体管设置在所述存储器阵列下方。20.根据权利要求18所述的集成电路，其中所述弯曲栅极晶体管相对于设置在所述集成电路内的其它晶体管来说是较高电压装置。21.根据权利要求20所述的集成电路，其中所述弯曲栅极晶体管的标称电长度是设置在所述集成电路内的其它晶体管的标称电长度的至少两倍。22.根据权利要求20所述的集成电路，其中每一阵列线包括一个以上存储器层中每一者上的阵列线区段。23.—种集成电路，其包括存储器阵列，其设置在介电层上方，所述存储器阵列具有水平横跨所述存储器阵列的至少一部分的多个阵列线；以及多个阵列线驱动器电路，其各自一者分别用于每一各自阵列线，所述多个阵列线驱动器电路包括大体上布置成至少一列的具有第一传导性类型的多个第一驱动器晶体管，所述第一驱动器晶体管中的至少一些包括设置在所述存储器阵列下方的弯曲栅极晶体管。24.根据权利要求23所述的集成电路，其中所述存储器阵列包括多个存储器区块，每一阵列线水平横跨至少一个存储器区块。25.根据权利要求24所述的集成电路，其中与各自存储器区块相关联的阵列线驱动器电路包括活性区域区，所述活性区域区在所述各自存储器区块下方布置成至少一列所述区。26.根据权利要求25所述的集成电路，其中一列所述活性区域区内的每一活性区域区包括一对第一驱动器晶体管；且每一列所述活性区域区内的各自第一驱动器晶体管耦合到单个各自驱动器输入节点。27.根据权利要求25所述的集成电路，其中每一阵列线驱动器电路包括具有与所述第一传导性类型相反的第二传导性类型的第二驱动器晶体管。28.根据权利要求27所述的集成电路，其进一步包括连接区域，其沿着每一存储器区块的每一侧以用于形成从与其相关联的各自阵列线到用于所述各自阵列线的相应阵列线驱动器电路的各自垂直连接。全文摘要一种多头字线驱动器电路并入有弯曲栅极晶体管以减小原本针对介接到紧密间距阵列线可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极/漏极区。源极/漏极区每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极/漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管。文档编号G01J1/12GK101151512SQ200680009938公开日2008年3月26日申请日期2006年3月31日优先权日2005年3月31日发明者克里斯托弗·J·佩蒂,坦迈·库马尔,罗伊·E·朔伊尔莱因,阿比希吉特·班迪奥帕迪亚申请人:桑迪士克3D公司