专利名称：半导体架构及其形成方法
技术领域：
本发明有关于一种集成电路设计，特别是有关于一种当提供适用于静态随机存取存储单元的自我对准金属硅化物接触区时，用以降低栅极电阻的半导体架构。
背景技术：
当半导体技术进步至深次微米领域时，集成电路(integrated circuit，IC)芯片中的半导体架构变的更加拥挤。例如，由于静态随机存取存储器(staticrandom access memory，SRAM)单元越来越密集，以致于在SRAM芯片中形成所有必要的电路变的更加困难。从一个金属内连导线层至另一金属内连导线层的内连架构，以及至金属氧化物半导体(metal-oxide semiconductor，MOS)晶体管的源极/漏极、栅极以及主体都需要垂直传导介层窗(via)。在双镶嵌(dual damascene)金属化(metallization)中，将蚀刻介层窗以及沟槽以金属(一般为铜)填满，凸出的部分通过例如化学机械研磨(chemical-mechanical-polish，CMP)工艺而研除。填满金属的介层窗提供垂直连接，而填满金属的沟槽提供横向的接合垫以及导线。
介层窗通常是执行显影以及蚀刻所需分辨的最小特征(feature)。从第一金属层向下延伸至有效半导体基板的接触区的填满金属的介层窗必须足够小，才不至于使任何其它基板、多晶硅(polycrystalline silicon)导线、栅极或其它的介层窗造成电性短路。
通常使用两种架构来形成向下延伸至接触区的介层窗。第一种架构为形成于多晶硅栅极上方的金属硅化物层(silicide)，用以提供多晶硅栅极与介层窗之间的欧姆接触(Ohm contact)。第二种架构为自我对准接触区(self-alignment contact)。此处，披覆层(cap layer)形成于多晶硅栅极的上表面。披覆层与设置于多晶硅栅极侧边的间隙壁结合可将多晶硅栅极的每一侧完全隔离。金属层形成于半导体基板的源极/漏极区。将半导体基板加热以于金属层以及作为自我对准接触区的源极/漏极区的界面形成金属硅化物层。由于披覆层的缘故，可避免在热处理工艺期间于多晶硅栅极上形成金属硅化物。
上述两种架构为互斥的。当使用自我对准接触区时，设置于多晶硅栅极上方的披覆层用以避免金属硅化物形成于多晶硅栅极上。因此，对适当的电路运作而言，多晶硅栅极的电阻值会过高。
发明内容
有鉴于此，本发明提供一种半导体架构。半导体架构包括具有第一装置区以及第二装置区的半导体基底。横跨于半导体基底上的第一装置区以及第二装置区的栅极层，横跨第一装置区的栅极层的第一部与具有第一型态的杂质执行掺杂，而横跨于第二装置区的栅极层的第二部与具有第二型态的杂质执行掺杂。设置于栅极层上方的披覆层用以避免于被披覆层覆盖的栅极层上方形成金属硅化物结构，且于栅极层的第一部与第二部的接面处具有至少一开口。设置于栅极层上方的金属硅化层，通过开口而露出金属硅化层，以降低介于栅极层的第一部与第二部之间接面的电阻。
根据所述的半导体架构，其中上述披覆层，还包括由不同材料所构成的至少一个次层；其中上述披覆层包括选自材料氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅、氮化硅、聚氧化乙烯、正硅酸乙酯、含氮氧化物、氮氧化物、含铪氧化物、含钽氧化物或是含铝氧化物中的至少一种；其中上述金属硅化层包括选自材料耐高温金属、氮化金属、钛、二硅化钛、钴、二硅化钴、镍、硅化镍、氮化钛、钛钨或氮化钽中的至少一种。
根据所述的半导体架构，其中上述由不同材料所构成的至少一个次层为大体由氧化硅所构成的第一次层，以及大体由氮化硅所构成的第二次层。
根据所述的半导体架构，还包括设置于上述半导体基底上的至少一个隔离区，用以定义上述第一装置区以及第二装置区。
根据所述的半导体架构，还包括设置于上述第一装置区中上述栅极层的两侧的第一组源/漏极掺杂区，以及设置于上述第二装置区中上述栅极层的两侧的第二组源/漏极掺杂区。
根据所述的半导体架构，还包括至少一个自我对准金属硅化物接触区，设置于上述第一组源/漏极掺杂区以及上述第二组源/漏极掺杂区的上方。
根据所述的半导体架构，还包括设置于上述栅极层与上述半导体基底之间的栅极介电层，用以将上述栅极层与上述半导体基底隔离。
根据所述的半导体架构，还包括至少一间隙壁，设置于上述栅极层的侧壁。
本发明还提供一种半导体架构形成方法，适用于半导体架构，包括提供具有第一装置区以及第二装置区的半导体基底；形成横跨于上述半导体基底上的上述第一装置区以及第二装置区的栅极层，其中横跨上述第一装置区的栅极层的第一部掺杂第一型态的杂质，横跨上述第二装置区的栅极层的第二部掺杂第二型态的杂质；于上述栅极层上方形成披覆层；在上述披覆层中上述栅极层的第一部与第二部的接面形成至少一开口；以及在上述栅极层的上述开口内形成金属硅化层。
根据所述的半导体架构形成方法，其中于上述栅极层上方形成上述批覆层的步骤还包括于上述栅极层的上方形成具有第一材料的第一次层；以及于上述第一次层的上方形成具有第二材料的第二次层。
根据所述的半导体架构形成方法，上述披覆层包括选自材料氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅、氮化硅、聚氧化乙烯、正硅酸乙酯、含氮氧化物、氮氧化物、含铪氧化物、含钽氧化物中的至少一种或是具有介电常数K大于5的高介电常数的材料。
根据所述的半导体架构形成方法，还包括设置于上述半导体基底上的至少一个隔离区，用以定义上述第一装置区以及第二装置区。
根据所述的半导体架构形成方法，还包括设置于上述第一装置区中上述栅极层的两侧的第一组源/漏极掺杂区，以及设置于上述第二装置区中上述栅极层的两侧的第二组源/漏极掺杂区。
根据所述的半导体架构形成方法，其中在上述栅极层的上述开口内形成上述金属硅化层的步骤还包括形成设置于上述第一组源/漏极掺杂区以及上述第二组源/漏极掺杂区的上方的至少一个自我对准金属硅化物接触区。
图1显示传统SRAM单元的电路图。
图2与图3显示根据本发明实施例所述的SRAM存储单元的IC布局。
图4至图6显示根据本发明不同实施例所述的图2与图3所示的SRAM存储单元的剖面图。
其中，附图标记说明如下100～电路图 102、104～反向器106、108～存储节点 110、112～传导晶体管114、118～拉高晶体管 116、120～拉低晶体管200、300～IC布局 202、204、206、208～线条210～窗口212、214、216、218、232、234～接触区236、238、240、242、244、246、250、254、258、262、406、506～接触区220、226、256、260、410、510～多晶硅栅极264、266～横切线 400、500、600～剖面图302、304、306、308、310、312、314、316、318、320～接合垫402、502～金属层 404、504、606～介层窗408、516～栅极介电层 412、512、602～披覆层414、514、604～间隙壁416～源/漏极区612～开口613～隔离区Vdd～电压源 WL～字线BL～位线 BLB～反位线Vss～互补式电压源具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一优选实施例，并配合附图，作详细说明如下实施例接下来将提供在整体工艺中产生自我对准金属硅化物以及自我对准接触区的架构的详细描述。
图1的电路图100显示具有两个交叉耦接(cross-coupled)反向器102与104的标准SRAM单元。反向器102(反向器1)包括拉高晶体管114(PU-1)以及拉低晶体管116(PD-1)。反向器104(反向器2)包括拉高晶体管118(PU-2)以及拉低晶体管120(PD-2)。反向器102的存储节点106电性连接至反向器104的两个晶体管的栅极。反向器104的存储节点108电性连接至反向器102的两个晶体管的栅极。通过控制耦接至位线BL的传导晶体管110可控制反向器102的存储节点106的读取与写入。通过控制耦接至反位线BLB(bit linebar)的传导晶体管112可控制反向器104的存储节点108的读取与写入。传导晶体管110与112受到共同字线WL的控制。本发明通过此SRAM单元来做详细说明。
图2的IC布局200显示根据本发明实施例所述的准备沉积第一金属层的SRAM单元的架构。由线条202、204、206与208框起来的部分定义为SRAM单元。接触区212与218形成于多晶硅栅极220的上方，用以控制拉高晶体管118(PU-2)以及拉低晶体管120(PD-2)，其中形成于多晶硅栅极220上方的部分披覆层(在图4与图5中的标号为412与512)被移除。接触区214与216形成于多晶硅栅极226的上方，用以控制拉高晶体管114(PU-1)以及拉低晶体管116(PD-1)，其中形成于多晶硅栅极226上方的部分披覆层被移除。在窗口210内部，具有第二极性型态的井区以及多晶硅栅极220与226的第一部份与具有第一极性型态的杂质进行掺杂。在窗口210外部，具有第一极性型态的另一井区、多晶硅栅极256与260，以及多晶硅栅极220与226的第二部分与具有第二极性型态的杂质进行掺杂，其中第二极性型态不同于第一极性型态。
参照图1与图2，晶体管114为P通道MOS晶体管(又叫作PMOS)，具有耦接至电压源VCC的源极接触区232，耦接至存储节点106的漏极接触区234。晶体管118为PMOS晶体管，具有耦接至VCC的源极接触区236，耦接至存储节点108的漏极接触区238。晶体管116为NMOS晶体管，具有耦接至互补式电压源VSS的源极接触区240，耦接至存储节点106的漏极接触区242。反向器1的晶体管114与116具有共同的多晶硅栅极226。晶体管120为NMOS晶体管，具有耦接至VSS的源极接触区244，耦接至存储节点108的漏极接触区246。反向器2的晶体管118与120具有共同的多晶硅栅极220。
通栅(pass gate)晶体管110(PG-1)为NMOS晶体管，具有耦接至位线BL(未图标)的源极接触区250，耦接至存储节点106的漏极接触区242，漏极接触区242与晶体管116的漏极接触区相同。通栅晶体管112(PG-2)为NMOS晶体管，具有耦接至反位线BLB(未图标)的源极接触区254，耦接至存储节点108的漏极接触区246，漏极接触区246与晶体管120的漏极接触区相同。
用以控制晶体管110的多晶硅栅极256具有耦接至字线WL(未图标)的接触区258。在接下来的段落中，参照图4与图5的图示会对形成于多晶硅栅极256上方的接触区258外部的披覆层加以说明。用以控制晶体管112的多晶硅栅极260具有耦接至字线WL(未图标)的接触区262。在接下来的段落中，参照图4与图5的图示会对形成于多晶硅栅极260上方的接触区262外部的披覆层加以说明。横切线(cross section line)264穿越晶体管120与112。横切线266穿越多晶硅栅极220。接下来的段落说明沿着线条264所观察的SRAM单元的剖面图。
在图3中的IC布局300显示从第一金属层沉积所延伸的SRAM单元的建构。参照图1至图3，由线条202、204、206与208框起来的部分定义为SRAM单元。第一金属层的接合垫用以于内部单元的连接以及着陆接合垫(landing pad)。内部单元的连接包括用以将接触区212耦接至接触区234与242而形成存储节点106的L形接合垫302，以及用以将接触区214耦接至接触区238与246而形成存储节点108的L形接合垫304。着陆接合垫包括耦接至接触区236的接合垫306、耦接至接触区232的接合垫308、耦接至接触区240的接合垫310、耦接至接触区244的接合垫312、耦接至接触区250的接合垫314、耦接至接触区254的接合垫316、耦接至接触区258的接合垫318以及耦接至接触区262的接合垫320。
图4的剖面图400显示根据本发明实施例所述的形成于MOS晶体管的源/漏极区上的自我对准金属硅化物接触区(silicide contact)。第一金属层402通过介层窗404耦接至自我对准金属硅化物接触区406。栅极介电层408由多晶硅栅极410所覆盖。披覆层412形成于多晶硅栅极410的上方。侧壁间隙壁414形成于多晶硅栅极410与披覆层412的侧壁。通过披覆层412与间隙壁414将多晶硅栅极410隔离，以避免于自我对准金属硅化物接触区406的形成期间，在多晶硅栅极410的上方的源/漏极区416形成金属硅化物。此外，由于介层窗404适当的对齐，因此在介层窗404形成期间的必要工艺“介层窗蚀刻”并不会使多晶硅栅极410的任何一个部分受到损坏。
披覆层412包括选自材料氮氧化硅(SiON)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化铪(HfO)、氧化硅、氮化硅、聚氧化乙烯(poly-ethyloxazoline，PEOX)、正硅酸乙酯(tetra-ethylorthosilicate，TEOS)、含氮氧化物、氮氧化物、含铪(hafnium)氧化物、含钽(tantalum)氧化物或是含铝氧化物中的至少一种。披覆层412包括由不同材料所制成的至少一个次层(sub-layer)。例如，披覆层412可包括大体由氧化硅所制成的第一次层，以及大体由氮化硅所制成的第二次层。自我对准金属硅化物接触区406包括选自材料耐高温金属(refractory metal)、氮化金属、钛(Ti)、二硅化钛(TiSi2)、钴(Co)、二硅化钴(CoSi2)、镍(Ni)、硅化镍(NiSi)、氮化钛(TiN)、钛钨(TiW)或氮化钽(TaN)中的至少一种。栅极介电层408与间隙壁414包括选自材料氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅、氮化硅、聚氧化乙烯、正硅酸乙酯、含氮氧化物、氮氧化物、含铪氧化物、含钽氧化物或是含铝氧化物中的至少一种。
图5的剖面图500显示根据本发明实施例所述的设置于MOS晶体管的源/漏极区上方的自我对准金属硅化物接触区。第一金属层502通过介层窗504耦接至自我对准金属硅化物接触区506。栅极介电层516为多晶硅栅极510所覆盖。披覆层512形成于多晶硅栅极510的上方。侧壁间隙壁514形成于多晶硅栅极510与披覆层512的侧壁。通过披覆层512与间隙壁514将多晶硅栅极510隔离，以避免于自我对准金属硅化物接触区506的形成期间，在多晶硅栅极510的上方形成金属硅化物。此外，由于介层窗504没有适当的对齐，因此介层窗蚀刻会使披覆层512与侧壁间隙壁514造成损坏。然而，蚀刻所造成的破坏并不是非常的明显。足够的披覆层512与侧壁间隙壁514可避免多晶硅栅极510产生明显的蚀刻损坏。
图6显示根据本发明实施例所述的沿着线条266(显示于图2)所观察的SRAM单元的剖面图600。参照图2、图3以及图6，至少一个隔离区613设置于半导体基底上，以定义许多的装置区。披覆层602形成于多晶硅栅极220的上方，而侧壁间隙壁604设置于多晶硅栅极220的边缘。电性内连结构必须介于第一金属层接合垫302，向下穿透介层窗606与金属硅化物接触区212至多晶硅栅极220之间。接触区212形成于披覆层602的开口。同样的，设置于窗口210内部的多晶硅栅极220的第一部必须电性耦接至设置于窗口210外部的第二部。第一部与第二部与具有不同极性的杂质执行掺杂。开口612设置于披覆层602，因此允许金属硅化物接触区218形成于开口612上方。金属硅化物接触区218提供介于多晶硅栅极220的第一部与第二部之间必要的电性连接。然而，接触区218并不具有任何的介层窗，因此并不会与第一金属层有任何的电性接触。多晶硅栅极220通过其相对高电阻的第一部、低电阻的金属硅化物接触区218以及其相对高电阻的第二部而与低电阻的接触区212电性连续。
本发明提供一种于多晶硅栅极的第一部与第二部的接面形成金属硅化物接触区的方法与架构，其中第一部与第二部与具有不同极性的杂质进行掺杂，因此可降低第一部与第二部之间的电阻。此外，本发明提供一种整合方法，使得位于接面处的金属硅化物接触区以及设置于源/漏极区的自我对准接触区可于整合半导体架构中实现。
一种用以形成上述提出的半导体架构的方法说明如下。半导体架构具有第一装置区以及第二装置区。于半导体基底上形成至少一个隔离区，用以定义第一装置区与第二装置区。形成横跨设置于半导体基底上的第一装置区与第二装置区的硅栅层。硅栅层的第一部穿过第一装置区，并与具有第一型态的杂质进行掺杂，硅栅层的第二部穿过第二装置区，并与具有第二型态的杂质进行掺杂。披覆层形成于硅栅层的上方，用以避免于硅栅层处形成金属硅化物结构，披覆层具有至少一开口，设置于硅栅层的第一部与第二部的接面。形成于硅栅层上方的金属硅化物层通过开口而暴露出来，用以降低位于硅栅层的第一部与第二部的接面的电阻。第一组源/漏极掺杂区形成于第一装置区中硅栅层的两侧，第二组源/漏极掺杂区形成于第二装置区中硅栅层的两侧。在形成金属硅化层的步骤中，至少一个自我对准金属硅化物接触区同时形成于第一与第二组源/漏极掺杂区上方。
以上介绍根据本发明所述的优选实施例。必须说明的是，本发明提供了许多可应用的发明概念，所公开的特定实施例仅是说明实现以及使用本发明的特定方式，不可用以限制本发明的范围。
本发明虽以优选实施例公开如上，然其并非用以限制本发明的范围，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可做些许的变更与修饰，因此本发明的保护范围当视后附的权利要求所界定者为准。
权利要求
1.一种半导体架构，包括半导体基底，具有第一装置区以及第二装置区；栅极层，横跨于上述半导体基底上的上述第一装置区以及第二装置区，其中横跨上述第一装置区的上述栅极层的第一部掺杂第一型态的杂质，而横跨于上述第二装置区的上述栅极层的第二部掺杂第二型态的杂质；披覆层，设置于上述栅极层上方，用以避免被上述披覆层覆盖的栅极层形成金属硅化物结构，其中上述披覆层于上述栅极层的第一部与第二部的接面处具有至少一开口；以及金属硅化层，设置于上述栅极层的上方的上述开口中。
2.如权利要求1所述的半导体架构，其中上述披覆层，还包括由不同材料所构成的至少一个次层；其中上述披覆层包括选自材料氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅、氮化硅、聚氧化乙烯、正硅酸乙酯、含氮氧化物、氮氧化物、含铪氧化物、含钽氧化物或是含铝氧化物中的至少一种；其中上述金属硅化层包括选自材料耐高温金属、氮化金属、钛、二硅化钛、钴、二硅化钴、镍、硅化镍、氮化钛、钛钨或氮化钽中的至少一种。
3.如权利要求2所述的半导体架构，其中上述由不同材料所构成的至少一个次层为大体由氧化硅所构成的第一次层，以及大体由氮化硅所构成的第二次层。
4.如权利要求1所述的半导体架构，还包括设置于上述半导体基底上的至少一个隔离区，用以定义上述第一装置区以及第二装置区。
5.如权利要求4所述的半导体架构，还包括设置于上述第一装置区中上述栅极层的两侧的第一组源/漏极掺杂区，以及设置于上述第二装置区中上述栅极层的两侧的第二组源/漏极掺杂区。
6.如权利要求5所述的半导体架构，还包括至少一个自我对准金属硅化物接触区，设置于上述第一组源/漏极掺杂区以及上述第二组源/漏极掺杂区的上方。
7.如权利要求6所述的半导体架构，还包括设置于上述栅极层与上述半导体基底之间的栅极介电层，用以将上述栅极层与上述半导体基底隔离。
8.如权利要求7所述的半导体架构，还包括至少一间隙壁，设置于上述栅极层的侧壁。
9.一种半导体架构形成方法，适用于半导体架构，包括提供具有第一装置区以及第二装置区的半导体基底；形成横跨于上述半导体基底上的上述第一装置区以及第二装置区的栅极层，其中横跨上述第一装置区的栅极层的第一部掺杂第一型态的杂质，横跨上述第二装置区的栅极层的第二部掺杂第二型态的杂质；于上述栅极层上方形成披覆层；在上述披覆层中上述栅极层的第一部与第二部的接面形成至少一开口；以及在上述栅极层的上述开口内形成金属硅化层。
10.如权利要求9所述的半导体架构形成方法，其中于上述栅极层上方形成上述批覆层的步骤还包括于上述栅极层的上方形成具有第一材料的第一次层；以及于上述第一次层的上方形成具有第二材料的第二次层。
11.如权利要求9所述的半导体架构形成方法，上述披覆层包括选自材料氮氧化硅、氧化钽、氧化铝、氧化铪、氧化硅、氮化硅、聚氧化乙烯、正硅酸乙酯、含氮氧化物、氮氧化物、含铪氧化物、含钽氧化物中的至少一种或是具有介电常数K大于5的高介电常数材料。
12.如权利要求9所述的半导体架构形成方法，还包括设置于上述半导体基底上的至少一个隔离区，用以定义上述第一装置区以及第二装置区。
13.如权利要求12所述的半导体架构形成方法，还包括设置于上述第一装置区中上述栅极层的两侧的第一组源/漏极掺杂区，以及设置于上述第二装置区中上述栅极层的两侧的第二组源/漏极掺杂区。
14.如权利要求13所述的半导体架构形成方法，其中在上述栅极层的上述开口内形成上述金属硅化层的步骤还包括形成设置于上述第一组源/漏极掺杂区以及上述第二组源/漏极掺杂区的上方的至少一个自我对准金属硅化物接触区。
全文摘要
一种半导体架构，包括具有第一装置区以及第二装置区的半导体基底。栅极层横跨于半导体基底上的第一装置区以及第二装置区，横跨第一装置区的栅极层的第一部与具有第一型态的杂质执行掺杂，而横跨于第二装置区的栅极层的第二部与具有第二型态的杂质执行掺杂。设置于栅极层上方的披覆层用以避免于被披覆层覆盖的栅极层上方形成金属硅化物结构，其中此披覆层于栅极层的第一部与第二部的接面处具有至少一开口，并于此开口中设置金属硅化层，以降低介于栅极层的第一部与第二部之间接面的电阻。
文档编号H01L21/336GK1956216SQ20061007350
公开日2007年5月2日 申请日期2006年4月12日 优先权日2005年10月25日
发明者廖忠志 申请人:台湾积体电路制造股份有限公司