专利名称：：多晶硅自对准插塞的制作方法
技术领域：
：本发明涉及半导体制造
技术领域：
，特别涉及一种多晶硅自对准插塞的制作方法。
背景技术：
：随着超大规模集成电路(ULSI，UltraLargeScaleIntegration)的飞速发展，元件的特征尺寸(FeatureSize)不断变小，密度不断增大，集成电路制造工艺变得越来越复杂和精细，对各步工艺，尤其是光刻工艺，提出了更高的要求。在此情况下，自对准技术因其可以降低对光刻精度的要求，进而减少形成晶体管所需要的面积而受到广泛的关注。如，在半导体工艺制造中，常利用一种自对准接触(SAC,selfalignmentcontact)技术形成多晶硅自对准插塞。所谓插塞是为了实现硅片上多层电路间的电连接而制作的。通常在半导体工艺制作中，金属因其熔点较低、难以形成良好的图形，一般只用于形成传输大电流的互连，如电源线和地线等；而掺杂多晶硅层因具有高的熔点且易于形成良好的图形，常被用于半导体器件间的局部互连，如DRAM器件的位线等。因此，在半导体器件制作过程中，常需要进行多晶硅插塞的制作，目前，该种插塞通常是利用SAC方法形成。图1A至1D为说明现有多晶硅自对准插塞制作方法的器件剖面示意图，图1A为形成层间介电层后的器件剖面图，如图1A所示，在衬底101上形成多个沟槽隔离结构102和多个栅极结构，该栅极结构由栅极103和其外覆盖的由氧化硅或氮化硅组成的复合保护层104组成。在各栅极结构的复合保护层104之间会暴露衬底上的源/漏导电区域(图中未示出)，为此在各栅极结构之间填充了层间介电层105，通常可用掺磷、硼的二氧化硅(BPSG),以实现绝缘隔离。图1B为形成多晶硅接触孔开口后的器件剖面图，如图1B所示，对衬底进行光刻、刻蚀，将需要形成电接触的区域上的层间介电层105去除，多形成多晶硅插塞作准备。图1C为生长多晶硅后的器件剖面图，如图1C所示，在衬底上形成一层导电的多晶硅层106，其填充入开口处，与栅极结构的源/漏极处形成了自对准的电连接。图1D为形成插塞后的器件剖面图，在形成多晶硅层106后，需要对其进行平坦化处理，去除多余的多晶硅，实现电互连的分离，在衬底上形成多晶硅自对准插塞。通常该平坦化工艺是由化学机械研磨(CMP,ChemicalMechanicalPolishing)方法实现。但是在该步平坦化后，往往会在介电层表面形成大量凹陷缺陷从而易于嵌入杂质颗粒。如图1D所示，在该步平坦化过程中，采用的研磨液通常对氧化硅具有较高的研磨速率，当多晶硅研磨至栅极保护层104上方时，结构中的层间介电层105会因其研磨速率快而出现过磨削(Dishing)现象，如图1D所示，此时层间介电层105出现了凹陷IIO，该凹陷110通常至少有600到1000A的深度。研磨过程中产生的多晶硅等颗粒120容易镶嵌在其内，难以去除，形成颗粒缺陷。这些凹陷和颗粒会造成CMP后晶片表面凹凸不平，影响后面工艺的正常进行，严重时甚至会导致其上的电连接无法形成，出现断路情况。为解决这一因待研磨材料的研磨速率不同而引起的多晶硅研磨后出现缺陷的问题，申请号为200410101122.6的中国专利公开了一种新的研磨液，该研磨液调整了其对不同研磨材料的研磨速率，提高了研磨后晶片平整度。但是，以调配研磨液的方法来改善对不同研磨材料进行研磨时晶片表面出现的凹凸不平现象，成本较高，也不能做到完全平整，改善的程度有限。此外，其应用有一定的局限性，只能应用于确定的这两种材料的研磨。
发明内容本发明提供了一种多晶硅自对准插塞的制作方法，该方法结合化学机械研磨工艺与刻蚀工艺对多晶硅层进行平坦化，有效降低了在多晶硅自对准插塞制作中，多晶硅平坦化后层间介电层上出现凹陷而引起的颗粒缺陷数。本发明提供的一种多晶硅自对准插塞的制作方法，包括步骤提供衬底，所述衬底上至少包括一栅极结构和层间介电层，且在所述层间介电层上开有接触开口；在所述衬底上沉积多晶硅层；利用化学机械研磨方法将所述多晶硅层研磨至所述层间介电层的表面；利用刻蚀方法将研磨后的所述多晶硅层刻蚀至所述栅极结构的顶部。其中，所述多晶硅层厚度在2000至4000A之间。其中，研磨后的所述多晶硅层厚度在500至IOOOA之间。其中，研磨后的所述多晶硅层与所述层间介电层间的高度差值在-200A到十200A之间。其中，所述刻蚀方法是千法刻蚀方法或湿法腐蚀方法。其中，所述多晶硅层由低压化学气相沉积方法形成。其中，所述栅极结构包括栅极和复合保护层，且所述复合保护层的外层是氮化硅层。其中，所述层间介电层为未掺杂的氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺磷硼的氧化硅。与现有技术相比，本发明具有以下优点本发明的多晶硅自对准插塞的制作方法，采用化学机械研磨工艺与刻蚀工艺相结合的方法进行多晶硅的平坦化处理，该方法先利用化学机械研磨方法将多晶硅研磨至与层间介电层大致齐平的程度，再利用选择比高的刻蚀技术将多晶硅刻蚀至栅极结构上方，有效减少了因研磨后的层间介电层出现凹陷而引起的颗粒缺陷，提高了生产的成品率。另外，本发明的多晶硅自对准插塞的制作方法，不需要研制新的研磨液，成本较低，通用性强。本发明的多晶硅自对准插塞的制作方法，只需要增加一步刻蚀工艺，实现方便，操作简单。图1A至1D为说明现有多晶硅自对准插塞制作方法的器件剖面示意图2为说明本发明多晶硅自对准插塞制作方法的流程图3A至3D为说明本发明多晶硅自对准插塞制作方法的器件剖面示意图。具体实施例方式为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。本发明的处理方法可被广泛地应用到许多应用中，并且可利用许多适当的材料制作，下面是通过较佳的实施例来加以说明，当然本发明并不局限于该具体实施例，本领域内的普通技术人员所熟知的一般的替换无疑地涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细描述，在详述本发明实施例时，为了便于说明，表示器件结构的剖面图会不依一般比例作局部放大，不应以此作为对本发明的限定，此外，在实际的制作中，应包含长度、宽度及深度的三维空间尺寸。器件制作过程中，为了在半导体器件间形成局部互连，如电容器引线、DRAM位线(Bitline)等，需要利用导电的多晶硅材料在对应位置制作多晶硅插塞，形成电互连结构。本发明的多晶硅自对准插塞的制作方法，是对现有的插塞制作方法的改进。本发明的制作方法中，将现有的多晶硅一步研磨至栅极结构顶部的过程，分解为两步进行，先将导电的多晶硅研磨至层间介电层，即将位于层间介电层上的多晶硅层去除；再利用刻蚀技术将栅极结构顶部以上的多晶硅去除，使电互连相互分离，形成多晶硅插塞。本发明的方法可以避免多晶硅研磨后，因层间介电层的研磨速率相对较快而出现的村底表面凹凸不平的现象，有效减少了因研磨产生的多晶硅等颗粒镶嵌在衬底表面的层间介电层凹陷处而引起的颗粒缺陷数，提高了器件生产的成品率。图2为说明本发明多晶硅自对准插塞制作方法的流程图，图3A至3D为说明本发明多晶硅自对准插塞制作方法的器件剖面示意图，下面结合图2和图3A至3D对本发明多晶硅自对准插塞制作方法进行详细介绍。首先，提供衬底，该衬底上至少包括一栅极结构和层间介电层，且在层间介电层上开有接触开口(S201)。图3A为形成接触开口后的器件结构剖面图，如图3A所示，形成绝缘的层间介电层105后，为形成电连接，先对该层间介电层105进行光刻、刻蚀，以在该层间介电层内形成接触开口，该开口的底部与衬底内的导电区域相连(图中未示出)。由于器件尺寸逐渐减小，器件间的密度逐渐增大，器件间的间隙越来越小，为制作互连结构带来了困难，尤其对于光刻工艺的套刻精度提出了严格的要求。为降低生产中的光刻要求，提高生产的效率，在多晶硅自对准插塞的制作过程中，采用了先在栅极结构上形成层间介电层105,并光刻形成接触开口后，再填充导电材料的方法。这是因为栅极结构的复合保护层104的外层为氮化硅层，氮化硅材料与层间介电层105(通常为未掺杂的氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺磷硼的氧化硅)间的刻蚀速率相差较大，在刻蚀开口时，即使光刻图形的接触开口的边缘位于栅极结构之上，也不用担心刻蚀时会破坏栅极结构。采用这种先在层间介电层内形成开口的方法，可以在设计时适当放大接触开口的尺寸，或者在光刻时适当放宽光刻的精度要求,这对小尺寸的器件的制作非常有利。接着，在村底上沉积多晶硅层(S202)。为形成电连接，需要在接触开口内填充导电的多晶硅材料。为确保电连接的质量，沉积的多晶硅的厚度要能够填满接触开口，本步多晶硅层的沉积厚度通常可以选在2000到4000A之间，如为"00A、3500A等。该层多晶硅层的形成利用低压化学气相沉积方法(LPCVD,LowPressureChemicalVaporDeposition)形成。图3B为沉积多晶硅层后的器件剖面图，如图3B所示，由于衬底表面存在开口，在沉积多晶硅层106填充接触开口后，衬底表面会凹凸不平，这对后续工艺的进行不利，需要对其进行平坦化处理。现有的多晶硅平坦化主要是利用CMP方法将多晶硅层研磨至栅极结构的顶部，实现各电互连结构的分离，形成多晶硅插塞。但是，由于CMP方法本身固有的特点，这一方法会在衬底表面形成一些局部凹陷缺陷。CMP方法利用混有极小磨粒的化学溶液与加工表面发生化学反应，生成容易以机械方式去除的产物，再经机械摩擦去除该产物，获得超光滑无损伤的平坦化表面。该方法属于化学与机械方法的结合，其在研磨过程中所用的化学溶液称为研磨液(slurry)，由其工作原理可知，研磨不同的材料所适用的研磨液是不同的，如研磨硅材料、氧化硅材料、金属材料等所用的研磨液就各不相同，换而言之，不同材料在同一种研磨液下进行研磨时，其研磨速率也各不相同。研磨的这一特点通常可以用来确定研磨的终点，但其也带来了一些问题，如在形成多晶硅自对准插塞时，需将多晶硅研磨至分隔开，以形成所需的电互连，也就是说，需要将多晶硅研磨至仅位于栅极结构的间隔内，而衬底上位于绝缘保护区域的层间介电层是高于栅极结构的，因而当多晶硅研磨至与层间介电层齐平时，其还未能分离开，需要继续研磨。但是，再向下研磨时，位于同一研磨平面内的多晶硅材料与组成层间介电层的氧化硅材料的研磨速率却不相同-_后者具有较快的研磨速率，因而当多晶硅研磨至栅极结构的顶部，分离形成各多晶硅插塞时，衬底表面为层间介电层的区域已因过磨削出现了凹陷，表现为研磨后的衬底表面凹凸不平，测试表明这些凹陷的深度约在600到1000A左右。由于在研磨过程中，在衬底表面的层间介电层内形成了凹陷，研磨中所产生的颗粒，如多晶硅残渣，就易镶嵌在该凹陷内，形成颗粒缺陷。为避免这一点，本发明的制作方法采用了结合研磨工艺与刻蚀工艺去除多晶硅层，形成多晶硅插塞的方法。在沉积多晶硅层后，利用化学机械研磨方法将多晶硅层研磨至层间介电层的表面(S203)。图3C为将多晶硅层研磨至与层间介电层基本齐平时的器件剖面图，如图3C所示，为避免层间介质层105因研磨速率较快，在研磨后出现凹陷，控制研磨时间，使得研磨多晶硅层106至其基本与层间介电层105齐平时停止。本步研磨最好能实现层间介电层与多晶硅层齐平，但并没有严格的要求，优选的研磨后栅极顶部上的多晶硅厚度在500到IOOOA左右，如700A。如果剩余的多晶硅太厚，后面的刻蚀工艺不易控制，插塞的形状可能会不够好，甚至不能保证插塞的正常形成；而如果太薄，则增加了对研磨终点控制的要求，此外，还可能出现层间介电层比多晶硅层低得较多的情况，形成小的凹陷，同样有出现颗粒缺陷的可能存在。最好在本步研磨后将多晶硅层和层间介电层之间的差距控制在士200A以内。经过研磨后，导电的多晶硅并未分离开，为此，还需要利用刻蚀方法将研磨后的多晶硅层刻蚀至栅极结构的顶部(S204),以最终形成多晶硅自对准插塞。图3D为形成多晶硅自对准插塞后的器件剖面图，如图3D所示，利用千法刻蚀301对衬底进行处理，使多晶硅互连相互分离开，形成插塞。本步中，由于可以采用具有高选择比的刻蚀气体，在将多晶硅层106刻蚀至栅极顶部时，层间介电层的消耗并不多，可以确保其结构的完整性。本步刻蚀不需要光刻图形，实现起来简单方便。至此，按本发明的制作方法完成了多晶硅自对准插塞的制作。表1为分别利用现有方法和本发明方法制作多晶硅自对准插塞的晶片上的缺陷数统计结果对比情况，如表1所示，采用现有技术制作多晶硅自对准插塞的晶片，表面缺陷数是采用本发明制作方法的数十倍，充分证明了本发明的多晶硅自对准插塞的制作方法可以有效降价生产中的颗粒缺陷数，提高器件制作的成品率。表1<table>tableseeoriginaldocumentpage8</column></row><table>本发明的上述实施例是利用干法刻蚀技术分离多晶硅层，在本发明的其他实施例中，还可以利用具有高选择比的湿法腐蚀技术来分离多晶硅层，形成多晶硅插塞。具体的刻蚀条件和湿法腐蚀条件是本领域的普通技术人员能够得到的，在此不再赘述。本发明的多晶硅自对准插塞制作方法中所采用的将一次研磨分为研磨与刻蚀两步的平坦化方法，还可以应用于其他的工艺制作中，只要是在同一待研磨平面内具有两种以上材料，且需要保留的材料具有较快的研磨速率的情况，都可以采用本发明的平坦化方法制作，且这一平坦化方法也应落入本发明的保护范围之内。本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。权利要求1、一种多晶硅自对准插塞的制作方法，包括步骤提供衬底，所述衬底上至少包括一栅极结构和层间介电层，且在所述层间介电层上开有接触开口；在所述衬底上沉积多晶硅层；利用化学机械研磨方法将所述多晶硅层研磨至所述层间介电层的表面；利用刻蚀方法将研磨后的所述多晶硅层刻蚀至所述栅极结构的顶部。2、如权利要求1所述的制作方法，其特征在于所述多晶硅层厚度在2000至4000A之间。3、如权利要求1所述的制作方法，其特征在于研磨后的所述多晶硅层厚度在500至IOOOA之间。4、如权利要求1所述的制作方法，其特征在于研磨后的所述多晶硅层与所述层间介电层间的高度差值在-200A到+200A之间。5、如权利要求1所述的制作方法，其特征在于所述刻蚀方法是干法刻蚀方法或湿法腐蚀方法。6、如权利要求1所述的制作方法，其特征在于所述多晶硅层由低压化学气相沉积方法形成。7、如权利要求1所述的制作方法，其特征在于所述栅极结构包括栅极和复合保护层。8、如权利要求7所述的制作方法，其特征在于所述复合保护层的外层是氮化硅层。9、如权利要求1所述的制作方法，其特征在于所述层间介电层为未掺杂的氧化硅、掺磷的氧化硅、掺硼的氧化硅或掺磷硼的氧化硅。全文摘要本发明公开了一种应用于半导体制造领域的多晶硅自对准插塞的制作方法，包括步骤提供衬底，所述衬底上至少包括一栅极结构和层间介电层，且在所述层间介电层上开有接触开口；在所述衬底上沉积多晶硅层；利用化学机械研磨方法将所述多晶硅层研磨至所述层间介电层的表面；利用刻蚀方法将研磨后的所述多晶硅层刻蚀至所述栅极结构的顶部。采用本发明的多晶硅自对准插塞制作方法，可以有效减少因研磨后的层间介电层出现凹陷而引起的颗粒缺陷，提高产品的成品率。文档编号H01L21/70GK101192561SQ20061011883公开日2008年6月4日申请日期2006年11月28日优先权日2006年11月28日发明者维周申请人:中芯国际集成电路制造(上海)有限公司