专利名称：电子组装体及用于该电子组装体的电路板的制作方法
技术领域：
本发明涉及一种电子组装体(electronic assembly)，且特别是有关于一种包括电子封装体(electronic package)与电路板(circuit board)的电子组装体。
背景技术：
一般而言，现有用以承载及电连接多个电子元件的电路板，主要是由多层图案化导电层(patterned conductive layer)以及多层绝缘层(insulating layer)交替叠合所构成，其中这些图案化导电层例如由铜箔层(copper foil)经过微影蚀刻定义形成，而这些绝缘层则分别配置于相邻这些图案化导电层之间，用以隔离这些图案化导电层。此外，这些相互重叠的图案化导电层之间是透过导电孔道(conductive via)而彼此电连接。另外，电路板的表面可配置芯片封装体(chip package)以形成一电子组装体。芯片封装体与电路板表面的图案化导电层相电连接并藉由电路板内部线路来达到电信号传递(electrical signal propagation)的目的。
然而，现有的电子组装体运作时，其内部所产生串音(cross talk)的现象非常严重，进而影响信号传输的品质。有鉴于此，如何改善电子组装体运作时的串音现象进而提升信号传输的品质将为急待解决的课题。
发明内容
本发明的目的是提供一种电子组装体，其运作时的电信号的传输品质将有所提升。
为达上述或是其它目的，本发明提出一种电子组装体，其包括一电子封装体与一电路板。电子封装体包括一导线架(leadframe)，其具有一芯片座(chip pad)与多个内引脚(inner lead)，其中芯片座用于承载一芯片，且芯片座与至少部分这些内引脚用于电连接至芯片上的多个焊垫(bondingpad)。电子封装体配置于电路板上，电路板包括一绝缘层与一图案化导电层。图案化导电层配置于绝缘层上，而图案化导电层包括一第一接垫(pad)、一延伸部(extension part)与至少一第二接垫。芯片座配置于第一接垫上且电连接至第一接垫。延伸部电连接至第一接垫。第二接垫与这些内引脚之一的一第一端部(end)相电连接。此外，电连接至第二接垫的内引脚的一第二端部在绝缘层的一第一正投影(orthogonal projection)，其和延伸部在绝缘层的一第二正投影之间至少部分重叠。
为达上述或是其它目的，本发明提出一种电子组装体其一电子封装体与一电路板。电子封装体包括一导线架，其具有一芯片座与多个内引脚，其中芯片座用于承载一芯片，且芯片座与至少部分这些内引脚用于电连接至芯片上的多个焊垫。电子封装体配置于电路板上，电路板包括一绝缘层与一图案化导电层。图案化导电层配置于绝缘层上，而图案化导电层包括一第一接垫、一延伸部与至少一第二接垫。芯片座配置于第一接垫上且电连接至第一接垫。延伸部电连接至第一接垫。第二接垫与这些内引脚之一的一第一端部相电连接。此外，延伸部延伸至与第二接垫相电连接的内引脚的一第二端部的下方。
为达上述或是其它目的，本发明提出一种用于与一电子封装体相组装的电路板，其中电子封装体具有一第一内引脚及一第二内引脚。第一内引脚具有一第一端部和一第二端部，电路板包括一绝缘层、一第一接垫、一第二接垫、一延伸部、一导电孔道与一接地层(ground layer)。第一接垫配置于绝缘层上，第二接垫配置于绝缘层上，其中第一内引脚的第一端部电连接至第二接垫。延伸部配置于绝缘层上且电连接至第一接垫，其中延伸部延伸至第一内引脚的第二端部的下方。导电孔道贯穿绝缘层且电连接至延伸部，其中导电孔道位于第一内引脚的第二端部的下方。接地层设置于绝缘层上，其中导电孔道电连接至接地层。
为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
图1A绘示本发明第一实施例的一种电子组装体的俯视示意图。
图1B绘示图1A的电子组装体沿着线II-II的剖面示意图。
图2A绘示本发明第二实施例的一种电子组装体的俯视示意图。
图2B绘示图2A的电子组装体沿着线III-III的剖面示意图。
附图标记说明200、300电子组装体210、310电子封装体212芯片 212a有源面212b、312b焊垫214导线架214a芯片座214b、314b内引脚214c、214d内引脚的端部216、316焊线218胶体 220电路板222绝缘层 224、324图案化导线层224a、224b、324b、324a接垫224c、324c、324d传输线226导电孔道 230焊罩层E延伸部 L1平行光束L2、L3、L4回路P1、P2、P3、P4正投影具体实施方式
图1A绘示本发明第一实施例的一种电子组装体的俯视示意图，图1B绘示图1A的电子组装体沿着线II-II的剖面示意图。请参考图1A与图1B，本实施例的电子组装体200包括一电子封装体210与一电路板220，且电子封装体210配置于电路板220上。电子封装体210例如为四方扁平无引脚(Quad Flat No-lead，QFN)封装型态的芯片封装体。
电子封装体210包括一芯片212与一导线架214。芯片212具有一有源面(active surface)212a与多个位于有源面212a上的焊垫212b(图1A仅示意地绘示2个)。导线架214具有一芯片座214a与多个内引脚214b(图1A仅示意地绘示3个)。在此必须说明的是，为了方便以下说明起见，若文中需要对此三个内引脚214b分别指称并说明时，将以图1A所示的相对位置依序由上至下将此三个内引脚214b称之为第一内引脚214b、第二内引脚214b与第三内引脚214b。
芯片212配置于芯片座214a上，而有源面212a远离芯片座214a，换言之，就图1B的相对位置而言，芯片212的有源面212a是朝上。此外，芯片座214a与至少部分这些内引脚214b电连接至这些焊垫212b。
请参考图1B，电路板220包括一绝缘层222、至少一图案化导电层224(图1B中仅示意地绘示两层)与一导电孔道226。这些图案化导电层224配置于绝缘层222的相对两侧上，而与电子封装体210直接接触的图案化导电层224(以下简称为上层图案化导电层224)包括一接垫224a、一延伸部E与至少一接垫224b(图1A仅示意地绘示1个)。接垫224a例如为接地接垫，且接垫224b例如为信号接垫。此外，第一实施例的电子组装体200更包括分别配置于这些图案化导电层224上的两焊罩层(solder mask layer)230，且配置于上层图案化导电层224上的焊罩层230暴露出接垫224a与接垫224b，而这些焊罩层230的功用在于保护这些图案化导电层224。
应注意的是，在本发明的实施例中前述的导电孔道226会电连接至远离电子封装体210的图案化导电层224(以下简称下层图案化导电层224)，而下层图案化导电层224为一接地层。
请参考图1A与图1B，芯片座214a配置于接垫224a上且电连接至接垫224a，而接垫224a与一延伸部E电连接。接垫224b与第二内引脚214b的一端214c相电连接，而第二内引脚214b的另一端214d在绝缘层222的正投影P1是与延伸部E在绝缘层222的正投影P2之间至少部分重叠。所谓的正投影的意义为若有一假想的平行光束朝向一物体照射时，此物体投影至一垂直于平行光束的表面上的影子。在此，就上述正投影定义而言，正投影P1为一假想的平行光束L1由第二内引脚214b的上方照射时，第二内引脚214b所投影至绝缘层222的影子，而正投影P2与以下提及的其它正投影皆适用于上述对于正投影的定义。换言之，就图1B的相对位置而言，延伸部E延伸至与接垫224b相电连接的第二内引脚214b的另一端214d的下方。此外，导电孔道226贯穿绝缘层222且电连接至延伸部E，并位于第二内引脚214b的下方。
在本发明的实施例中，当延伸部E延伸至与接垫224b相电连接的第二内引脚214b的下方时，延伸部E不会扩张至邻近于第二内引脚214b的其它第一内引脚214b或第三内引脚的下方。换言之，第一内引脚214b与第三内引脚214b分别在绝缘层222的正投影P3与正投影P4不会与延伸部E在绝缘层222的正投影P2重叠。亦即，第一内引脚214b的正投影P3和延伸部E的正投影P2之间是有间隔的，且第三内引脚214b的正投影P4和延伸部E的正投影P2之间是有间隔的。
同样见图1A及2B，在一些实施例中，电路板220的图案化导电层224包括一接垫(pad)224a、一延伸部E与至少一接垫224b(图1A仅示意地绘示1个)。该延伸部E电连接至该接垫224a，因而若接垫224a为接地接垫时，该延伸部E亦同样接地。此外，该延伸部E延伸至内引脚214b的一端的下方。亦即，内引脚214b在上层图案化导电层224的正投影是与延伸部E至少部分重叠。
进一步，延伸部E不会扩张至邻近于内引脚214b的其它内引脚的下方。换言之，邻近于内引脚214b的其它内引脚在上层图案化导电层224的正投影不会与延伸部E重叠。或此其它内引脚的正投影和延伸部之间是有间隔的。
第一实施例中，这些图案化导电层224分别配置于绝缘层222的相对两外侧，这些图案化导电层224例如由铜箔层经过微影蚀刻定义形成，且绝缘层222的材质例如为玻纤环氧树脂(FR-4)或环氧树脂(epoxy resin)。
在此必须说明的是，第一实施例中，这些图案化导电层224的数量为两层，而绝缘层222的数量为一层，但电路板220亦可为其它多层结构。例如，多层图案化导电层224与多层绝缘层222交替叠合形成的多层结构，且这些绝缘层222可分别配置于相邻这些图案化导电层224之间，用以隔离这些图案化导电层224。此外，这些相互重叠的图案化导电层224之间可透过至少一个导电孔道而彼此电连接。据此，第一实施例的电路板220是用以举例而非限定本发明。
第一实施例的上层图案化导电层224可包括至少一条传输线(transmission line)224c(图1A仅示意地绘示1条)，且电子封装体210更包括多条焊线(bonding wire)216(图1A仅示意地绘示2条)与一胶体(encapsulant)218。上层图案化导电层224的接垫224b电连接于传输线224c与这些内引脚214b的其中之一(即第二内引脚214b)之间。此外，芯片座214a与至少部分这些内引脚214b可藉由这些焊线216而电连接至这些焊垫212b。
详言之，与接垫224b相电连接的第二内引脚214b可藉由这些焊线216的其中之一，而电连接至这些焊垫212b的其中之一。另外，电连接至接垫224b的焊垫212b(即图1A中下方的焊垫212b)，其邻近的其它焊垫212b(即图1A中上方的焊垫212b)可藉由这些焊线216的其中之一，而电连接至芯片座214a。
胶体218至少包覆芯片212、这些焊线216与部分导线架214。胶体218的功用在于保护这些焊线216以避免受到外界湿气与温度的影响。
就图1B所绘示的相对位置而言，当电子组装体200运作时，电子组装体200内部会形成一传输电信号的回路L2。详言之，芯片212由依序电连接的这些焊垫212b的其中之一(即图1A中下方的焊垫212b)、这些焊线216的其中之一(即图1A与图1B中长度较长者)、这些内引脚214b的其中之一(即第二内引脚214b)、接垫224b与传输线224c，而传输一电信号至其它电子元件(未绘示)。接着，上述电子元件将传输另一电信号(接地信号)经由依序电连接的下层图案化导电层224(接地层)、导电孔道226、延伸部E、接垫224a、芯片座214a、另一焊线216(即图1A与图1B中长度较短者)而至另一焊垫212b(即图1A中上方的焊垫212b)。上述所形成的传输电信号的回路L2其环绕范围较小。因此，回路L2与其它传输电信号的回路(未绘示)产生电感耦合与电容耦合的现象可被减缓，进而回路L2与其它回路之间串音的现象可获得改善，使得回路L2的传输电信号的品质可获得提升。
综言之，当电子组装体200运作时，一信号电流会由芯片212输出，接着亦会有回朔电流(return current)经由下层图案化导电层224(接地层)及导电孔道226而回到接垫224a进而回到芯片212。透过本发明实施例的设计，由于延伸部E存在于第二内引脚214b之下，使得回朔电流(return current)流经接地层的路径缩短，进而改善电子组装体200内部这些回路之间的串音现象。
图2A绘示本发明第二实施例的一种电子组装体的俯视示意图，图2B绘示图2A的电子组装体沿着线III-III的剖面示意图。请参考图2A与图2B，第二实施例的电子组装体300与第一实施例的电子组装体200的主要不同之处在于，第二实施例的电子封装体310的这些焊线316的连接方式有所不同。
当第二实施例的电子组装体300运作时，电子组装体300内部会形成两种传输电信号方向的回路L3与回路L4。回路L3的传输方式类同于第二实施例的回路L2的传输方向，故于此不再赘述。回路L4的传输方向说明如下。芯片212由依序电连接的这些焊垫312b的其中之一(即图2A中中间的焊垫312b)、这些焊线316的其中之一(即图2A中中间的焊线316，亦即图2B的这些焊线316的长度较长者)、这些内引脚314b的其中之一(即图2A中中间的内引脚314b)、接垫324b(例如为信号接垫)与传输线324c，而传输一电信号至其它电子元件(未绘示)。接着，上述电子元件将传输另一电信号(接地信号)经由依序电连接的上层图案化导电层324的其它传输线324d(例如为接地传输线)、另一接垫324a’(例如为接地接垫)、这些内引脚314b的其中之一(即图2A中下方的内引脚314b)、另一焊线316(即图2A中下方的焊线316)而至另一焊垫312b(即图2A中下方的焊垫312b)。
由于回路L3与回路L4的所形成的路径面(route surface)几乎相互垂直，所以回路L3与回路L4之间的串音现象将更加改善，进而使得回路L3与回路L4的传输电信号的品质更加提升。
综上所述，本发明的电子组装体与电路板至少具有以下优点一、由于本发明的电子组装体内部所具有的传输电信号的回路其环绕范围较小，因此此回路与其它传输电信号的回路产生电感耦合与电容耦合的现象可被减缓，进而上述环绕范围较小的回路与其它回路之间串音的现象可获得改善，使得上述环绕范围较小的回路的传输电信号的品质可获得提升。
二、由于本发明的电子组装体的电路板的延伸部以及与延伸部电连接的导电孔道可藉由现有电路板的制造方法而成型，所以设计者不用改变传统导线架的结构，因此本发明的电子组装体的制造成本较为低廉。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域内的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。
权利要求
1.一种电子组装体，包括一电子封装体，包括一导线架，具有一芯片座与多个内引脚，其中该芯片座用于承载一芯片，且该芯片座与至少部分该些内引脚用于电连接至该芯片上的多个焊垫；以及一电路板，该电子封装体配置于该电路板上，该电路板包括一绝缘层；一图案化导电层，配置于该绝缘层上，而该图案化导电层包括一第一接垫，其中该芯片座配置于该第一接垫上且电连接至该第一接垫；一延伸部，电连接至该第一接垫；以及至少一第二接垫，其中该第二接垫与该些内引脚之一的一第一端部相电连接；其中，电连接至该第二接垫的该内引脚的一第二端部在该绝缘层的一第一正投影，其和该延伸部在该绝缘层的一第二正投影之间至少部分重叠。
2.如权利要求1所述的电子组装体，其中该电路板更包括一导电孔道，贯穿该绝缘层且电连接至该延伸部，其中该导电孔道位于该些内引脚之一的下方；以及一接地层，设置于该绝缘层上，其中该导电孔道电连接至该接地层。
3.如权利要求1所述的电子组装体，其中该电子封装体更包括一芯片，其配置于该芯片座上，其中该芯片具有一有源面与多个位于该有源面上的焊垫，且该有源面远离该芯片座，而该芯片座与至少部分该些内引脚电连接至该些焊垫；多条焊线，且该芯片座与至少部分该些内引脚藉由该些焊线而电连接至该些焊垫；以及一胶体，其至少包覆该芯片、该些焊线与部分该导线架。
4.如权利要求1所述的电子组装体，更包括一配置于该图案化导电层上的焊罩层，其暴露出该第一接垫与该第二接垫。
5.一种电子组装体，包括一电子封装体，包括一导线架，具有一芯片座与多个内引脚，其中该芯片座用于承载一芯片，且该芯片座与至少部分该些内引脚用于电连接至该芯片上的多个焊垫；以及一电路板，该电子封装体配置于该电路板上，该电路板包括一绝缘层；一图案化导电层，配置于该绝缘层上，而该图案化导电层包括一第一接垫，其中该芯片座配置于该第一接垫上且电连接至该第一接垫；一延伸部，电连接至该第一接垫；以及至少一第二接垫，其中该第二接垫与该些内引脚之一的一第一端部相电连接；其中该延伸部延伸至与该第二接垫相电连接的该内引脚的一第二端部的下方。
6.如权利要求5所述的电子组装体，其中对应于该延伸部的该内引脚旁有一邻近的内引脚，其中该延伸部不会延伸至该邻近的内引脚的下方。
7.如权利要求5所述的电子组装体，其中该电路板更包括一导电孔道，贯穿该绝缘层且电连接至该延伸部，其中该导电孔道位于该些内引脚之一的下方；以及一接地层，设置于该绝缘层上，其中该导电孔道电连接至该接地层。
8.如权利要求5所述的电子组装体，其中该电子封装体更包括一芯片，其配置于该芯片座上，其中该芯片具有一有源面与多个位于该有源面上的焊垫，且该有源面远离该芯片座，而该芯片座与至少部分该些内引脚电连接至该些焊垫；多条焊线，且该芯片座与至少部分该些内引脚藉由该些焊线而电连接至该些焊垫；以及一胶体，其至少包覆该芯片、该些焊线与部分该导线架。
9.如权利要求5所述的电子组装体，更包括一配置于该图案化导电层上的焊罩层，其暴露出该第一接垫与该第二接垫。
10.一种用于与一电子封装体相组装的电路板，其中该电子封装体具有一第一内引脚及一第二内引脚，其中该第一内引脚具有一第一端部和一第二端部，该电路板包括一绝缘层；一第一接垫，配置于该绝缘层上；一第二接垫，配置于该绝缘层上，其中该第一内引脚的该第一端部电连接至该第二接垫；一延伸部，配置于该绝缘层上且电连接至该第一接垫，其中该延伸部延伸至该第一内引脚的该第二端部的下方；一导电孔道，贯穿该绝缘层且电连接至该延伸部，其中该导电孔道位于该第一内引脚的该第二端部的下方；以及一接地层，设置于该绝缘层上，其中该导电孔道电连接至该接地层；其中该第一内引脚的该第二端部在该绝缘层上的正投影会部份重叠于该延伸部在该绝缘层上的正投影。
全文摘要
一种用于与一电子封装体相组装的电路板，电子封装体具有一第一内引脚及一第二内引脚。第一内引脚具有一第一端部和一第二端部，电路板包括一绝缘层、一第一接垫、一第二接垫、一延伸部、一导电孔道与一接地层。第一接垫与第二接垫配置于绝缘层上，其中第一内引脚的第一端部电连接至第二接垫。延伸部配置于绝缘层上且电连接至第一接垫，其中延伸部延伸至第一内引脚的第二端部的下方。导电孔道贯穿绝缘层且电连接至延伸部，其中导电孔道位于第一内引脚的第二端部的下方。接地层设置于绝缘层上，其中导电孔道电连接至接地层。本发明还涉及一种包括电子封装体与电路板的电子组装体。
文档编号H01L23/498GK1964034SQ20061014940
公开日2007年5月16日 申请日期2006年11月17日 优先权日2006年11月17日
发明者李胜源, 林筱筑 申请人:威盛电子股份有限公司