专利名称：高压mosfet器件的制作方法
技术领域：
本发明涉及高电压晶体管，特别是一种标准亚微米CMOS工艺下的新的含扩展漏极的高压NMOSFET(金属氧化物半导体场效应管)结构和新的含扩展漏极高压PMOSFET结构。本发明的目的是在不改变现有CMOS工艺的条件下将抗击穿能力结合到标准亚微米CMOS中(只采取掩模控制技术)。新的含有扩展漏极的高压NMOS和PMOS可完全由标准亚微米CMOS工艺实现，可分别达到高击穿电压和低导通电阻的效果。由于全部可以使用现有工艺，含有扩展漏极的高压NMOS和PMOS的实现不需增加任何生产成本。抗击穿能力结合到标准亚微米CMOS工艺中可扩展它的应用范围，包括在高速模拟信号和高密度数字信号处理电路中同一芯片上的高压输入输出功能。
低压CMOS工艺通常被优化来实现高集成密度、低功耗和高速度。但是这些低压CMOS工艺通常不能满足系统对于高压器件和电路的需求。大多数的高压器件和电路是由特殊设计的高压工艺来实现的。这些特殊的高压工艺只有少数的一些生产厂家能够提供，并且在高压工艺中的一些特殊步骤增加了生产费用。一个通常的解决办法是通过修改低压CMOS工艺来将高压模块兼容进去。但是这些方法通常需要附加的光刻和离子注入步骤，这些都导致了昂贵和复杂的工艺技术。
RESURF(降低表面电场)技术被广泛的用来实现高压和低电阻器件。高压器件通常采用的结构是横向扩散MOS(LDMOS)器件结构。传统的LDMOSFET结构能够提供很短的沟道并且易于集成。但是其沟道形成中采用的特殊扩散工艺和标准的低压CMOS器件不兼容。图3中给出了现有集成的高压N沟道LDMOSFET的剖面图。高压N沟道LDMOS 10制作于p-型高阻衬底上。第一个N+掺杂区13被注入到p-型衬底上。源电极18连接到第一个N+掺杂区上。高压n-well 12被注入到p-衬底上。第二个N+掺杂区14被注入到高压n-well 12中。高压漏电极20连接到第二个N+掺杂区14上。在高压n-well中并且第二个N+掺杂区14和沟道区间制作由第一个LOCOS(场氧隔离，或称场氧化隔离区域、厚场氧区域)15实现隔离。多晶硅栅17覆盖薄栅氧16并且延伸到厚场氧区域15，实现场板作用减小了在栅边缘附近的电场密度。栅电极19连接到多晶硅栅上17。第二个LOCOS隔离21和第三个LOCOS厚场氧区隔离22将高压LDMOSFET和附近的器件隔离开。标注L表示从源区13到高压n-well区12的器件沟道长度。标注B表示高压n-well区在多晶硅栅下的横向扩散长度。标注A表示的是多晶硅栅在LOCOS隔离15上的延伸长度。标注S表示从LOCOS 15到漏接触区20的长度。在这样的高压LDMOSFET中，高压n-well 12被用作器件的漏区。高压n-well 12提供了高的抗击穿能力。击穿电压由高压n-well 12和p-衬底的掺杂浓度所决定。
随着器件结构和最小特征尺寸的不断缩小，在先进的半导体技术通常采用的浅沟槽隔离(称STI，下同)的隔离方法。STI隔离意味器件几乎是完全平坦的。在通常的高压器件中，基于LOCOS(场氧隔离)隔离的场板技术被用来减小在漏漂移区的电场。缺乏厚的场氧区域则意味这场板技术不能够被用来减少栅边缘的电场。这就意味这采用LOCOS结构设计的高压晶体管不能够直接转移到采用STI的工艺技术中。
发明内容
本发明的目的是提出一种高压MOSFET器件的结构和制备，尤其是带浅沟槽隔离的高压MOSFET器件；在不改变现有CMOS工艺的条件下将抗击穿能力结合到标准亚微米CMOS中(只采取掩模处理)。提出的的含有扩展漏极的高压NMOS和PMOS可完全由标准亚微米CMOS工艺实现，可达到高击穿电压和低电阻系数的效果。
本发明目的是这样实现的高压MOSFET器件，P(或N)型衬底上具有深n-well，起码设有第一n-well，第二n-well和第一和第二p-well，n-well和p-well上设有n+掺杂区或p+掺杂区上，并在n+掺杂区或p+掺杂区上引出源极或漏极，栅极一般是从多晶硅栅上引出，多晶硅栅覆盖于n-well或p-well上薄栅氧区(46)，栅极和漏极之间起码设有一个STI浅沟槽绝缘层；多晶硅栅延伸到STI区上。击穿电压由第一n-well，第二p-well，深n-well和p型衬底的杂质浓度决定。
在高压漏极和第二p-well之间有一层低杂质p型衬底，防止两者之间可能产生的击穿。
具体而言高压MOSFET，包括一个p型杂质衬底；p型杂质衬底上设有一个深n-well区注入衬底的第一p-well区；另设有注入第一p-well区的第一p+掺杂区和一个与p+掺杂区相连的体电极；设有注入第一p-well区的第一n+掺杂区(源极)和一个与n+掺杂区相连的源电极；设有注入衬底的第一n-well和一个在源极和第一n-well区之间的通道；设有注入衬底的第二p-well和一个注入衬底且没有n型或p型注入的p型掺杂区；设有注入衬底的第二n-well和注入第二p-well的第二n+掺杂区(漏极)和一个与第二n+掺杂区相连的漏电极；设有注入衬底的第二p+掺杂区和一个与第二p+掺杂区相连的衬底电极；设有注入衬底的第三p+掺杂区和一个与第三p+掺杂区相连的衬底电极；设有第一隔离体(第一STI)至少部分注入第一n-well并延伸至第二n-well，设有在第二p-well和p型衬底上面的绝缘层，隔离第一n-well和第二n-well；设有一个在p型衬底表面的绝缘层，从第一n+掺杂区(源极)延伸至上述第一绝缘体；设有第二隔离体(第二STI)，注入p型衬底，设有电绝缘物质，隔离第一p+掺杂区与第二p+掺杂区；设有第三隔离体(第三STI)，注入p型衬底，设有电绝缘物质，隔离第三p+区与第二p+区；设有一个栅极，覆盖在源漏极之间的薄栅氧区和部分第一隔离体上。N型杂质衬底的制备亦然。
可以设有第二栅极，覆盖第二绝缘层，部分第一隔离体和部分第二隔离体。
为了实现高度复杂的混合信号IC，本发明采用的技术方案是在标准CMOS工艺中实现特殊设计的高压器件，这与过去采用的修改标准CMOS工艺的方法不同。下面详细的描述了高压N沟道MOSFET和P沟道MOSFET的实现方法。这种新型高压MOSFET采用标准的亚微米CMOS工艺来实现。图4a)和b)分别给出了采用标准亚微米CMOS工艺中的低压NMOS和PMOS结构剖面图。低压MOS器件的抗击穿能力由在沟道附近漏边缘的雪崩击穿来决定。
本发明的有益效果是生产的高压MOSFET器件具有高击穿电压；低电阻系数；生产成本低；工艺复杂度低；高性能；广泛的应用范围。
图1是本发明基于标准亚微米CMOS工艺的高压NMOS器件结构剖面2是本发明HV PMOS的横截面3中是现有集成的高压N沟道LDMOSFET的剖面4a)和4b)分别是采用标准亚微米CMOS工艺中的低压NMOS和PMOS结构剖面图；低压MOS器件的抗击穿能力由在沟道附近漏边缘的雪崩击穿来决定。
图5是本发明Id-Vd(漏电流-漏电压)参数曲线图，显示了多种情况下高压N沟道MOSFET的漏电流和击穿电压。
图6是本发明阻抗Vg的曲线图，显示了多种情况下高压N沟道MOSFET的阻抗和栅极电压。
图7是另一种MOSFET器件的Id-Vd(漏电流-漏电压)曲线图，显示了多种情况下高压P沟道MOSFET的漏电流和击穿电压。
图8是另一种MOSFET器件的阻抗Vg的曲线图，显示了多种情况下高压N沟道MOSFET的阻抗和栅极电压。
具体实施例方式
这种新的高压NMOS结构完全可使用标准亚微米CMOS工艺，不需要改变任何现有工艺步骤。体击穿代替硅表面击穿、抗击穿能力以及可靠性都基于特别设计的高压器件结构而获得。提出的HV NMOS结构使用第一n-well，深n-well，第二n-well在沟道和漏极之间制造一个缓冲区域。击穿电压由第一n-well，第二p-well，深n-well和p型衬底的杂质浓度决定。第一n-well的表面杂质浓度低于低压器件的n-LDD。高击穿电压取决于在栅极下第一n-well的横向扩展区，如Lo所示。第二p-well注入在接近第一n-well的位置以达到电荷补偿，补偿区的长度取决于所用工艺的工艺设计标准。注入的p-well，n-well，深n-well和p型衬底相互抵消达到有效的电荷补偿，由分布在漂移区的一个较低的电场获得一个最适宜的击穿电压值。在高压漏极和第二p-well之间有一层低杂质p型衬底，防止两者之间可能产生的击穿。多晶硅栅覆盖薄栅氧区并延伸至第一个STI上，以降低漂移区靠近栅极边缘的电场。
高压NMOS器件结构描述完全基于标准亚微米CMOS工艺的高压NMOS器件如图1所示。高压NMOS器件制作在p-衬底上。一个深n-well 32被注入到p-型衬底上。第一个p-well 33被注入到p-衬底上。第一个n+区41注入到第一个p-well 33中并且第一个p+区也注入第一个p-well 33中。源电极50连接到第一个n+掺杂区41上。体电极49连接到第一个p+掺杂区上40。第一个n-well 34被注入到p-型衬底上。第二个p-well 35被注入到p-衬底上。P型区36是p-型衬底的一部分，没有任何n型或者p型注入。第二个n-well 37被注入到p-型衬底上。第一个n-well 34，第二个p-well 35，p-型衬底36和第二个n-well 37位于深n-well 32之上，并且第一个n-well 34和第二个n-well 37由深n-well 32连接起来形成高压NMOS器件的漏区。第一个STI区42位于p-型衬底37之上。第二个p-well区35被注入到p-型衬底31上。第一个STI 42从第一个n-well 34区延伸到第二个n-well 37上。第二个n+区43被注入到第二个n-well37中。漏电极51连接到第二个n+区43。一个n+掺杂的多晶硅栅47覆盖于薄栅氧区46并且延伸到第一个STI区42上。第二个STI区39和第三个STI区44被制作在p-型衬底上。第二个p+型掺杂区38和第三个p+掺杂区45被制作在p-型衬底区31。第一个衬底电极48被连接到p+型掺杂区38。第二个衬底电极52被连接到第二个p+型掺杂区45。第二个STI 39将第一个p+掺杂区40和第二个p+型掺杂区38隔离开。第三个STI区44将第二个n+型漏区43和第三个p+型掺杂区45隔离开。标注Lc表示了器件的沟道长度。标注Lo是位于多晶硅栅47下的第一个n-well 34的扩展区。标注Lnw表示了第一个n-well区34的长度。标注Lpw表示了位于第一个STI区42下的第二个p-well区35。标注Lps表示了位于第一个STI区42下的p-型衬底区36。标注Ldn表示了深n-well区32的长度。标注Lf是多晶硅栅47区在第一个STI 42区上的延伸长度。其中Lc的长度大于或等于2.0微米；Lo的长度大于或等于0.3微米；Lnw的长度大于或等于0.6微米；Lpw的长度大于或等于0.6微米；Lps的长度大于或等于0.6微米；Ldn的长度大于或等于3.0微米；Lf的长度大于或等于0.5微米。
尤其是Lc的长度等于2.0-6微米；Lo的长度等于0.3-1微米；Lnw的长度等于0.6-2微米；Lpw的长度等于0.6-2微米；Lps的长度等于0.6-2微米；Ldn的长度等于3.0-15微米；Lf的长度等于0.5-2微米。例如实施例中取Lc的长度2.0微米；Lo的长度等于0.3微米；Lnw的长度等于0.6微米；Lpw的长度等于0.6微米；Lps的长度等于0.6微米；Ldn的长度等于3.0微米；Lf的长度等于0.5微米。又一例子Lc的长度等于5.0微米；Lo的长度等于1微米；Lnw的长度等于2微米；Lpw的长度等于2微米；Lps的长度等于2微米；Ldn的长度等于15微米；Lf的长度等于2微米；比上述尺寸大10％的尺寸仍有同样效果。
HV NOMS晶体管设计参数必须完善以达到击穿电压和电阻系数的最佳性能。图5是Id-Vd(漏电流-漏电压)曲线图，显示了多种情况下高压N沟道MOSFET的漏电流和击穿电压。图6是阻抗Vg的曲线图，显示了多种情况下高压N沟道MOSFET的阻抗和栅极电压。
HV PMOS器件的详细描述图2是本发明HV PMOS的横截面，如图所示，基于标准亚微米CMOS工艺的有扩展漏极的高压P沟道MOSFET 60加工在一个p型衬底61上，一个深n-well 62注入在p型衬底61上。第一n-well 63加工于p型衬底61上。第一n+掺杂区71和第一p+掺杂区72加工在第一n-well 63上。第一体电极85与第一n+掺杂区71连接。一个源电极86和第一p+掺杂区72连接。第一p-well 64注入在p型衬底61上。第一p型区65是p型衬底61的一部分且没有任何n型或p型的注入。第二p-well 66注入在p型衬底61上。第二p+掺杂区75注入在第二p-well 66上。一个漏电极与第二p+掺杂区75连接。第二p型区67是p型衬底61的一部分且没有任何n型或p型的注入。第二n-well 68注入在p型衬底61上。第二n+掺杂区77注入在第二n-well 68上。第二体电极88与第二n+掺杂区77连接。第三p+掺杂区69和第四p+掺杂区79也注入在p型衬底61上。第一衬底电极84与第三p+掺杂区69连接，第二衬底电极89与第四p+掺杂区79连接。位于第一p型区65上面的第一STI 73注入在p型衬底61上，并隔离第一p-well 64和第二p-well 65。第一薄氧绝缘层80从第一p+掺杂区72延伸至第一STI 73上。第一多晶硅81覆盖第一薄氧层80和部分第一STI 73。第二多晶硅82覆盖第二薄氧层83、部分第一STI 73和部分第二STI 74。第三STI 76将第二p+掺杂区75和第二n+掺杂区77隔离。第四STI 78隔离第二n+掺杂区77和第四p+掺杂区79。第五STI 70隔离第三p+掺杂区69和第一n+掺杂区71。Lc表示从第一p+掺杂区72延伸至第一p-well 64的沟道的长度。Lo表示位于栅极81下的第一p-well 64的横向扩展区的长度。Lpw1为第一p-well 64的长度。Lps表示位于第一STI 73下面的第一p型区65的长度，p型区没有n-well或p-well注入。Lpw2为第二p-well 66长度。Lpn表示第二p-well 66与第二n-well 68之间的长度。Lf是从薄氧层80延伸至第一STI 73的第一多晶硅的长度。
高压PMOS器件在标准亚微米CMOS工艺下制造，无需任何额外步骤。因为最大电场发生在器件内而不是表面，HV PMOS可以实现高击穿电压和良好的可靠性。由于有第二多晶硅区，第二p-well的杂质浓度高于STI下面的p-well，这就使HV PMOS可以有更低的阻抗系数。与HV NMOS结构不同的是，第一p-well，第一p型区和第二p-well作为器件的扩展漏极漂移区。击穿电压取决于第一p-well，p型区，深n-well和第一n-well的杂质浓度。第一p-well的表面杂质浓度低于低压器件中的p-LDD，因此表面电场降低，可以得到更高的击穿电压。高击穿电压值归功于位于栅极和p型区下面的第一p-well的横向扩展区，如Lo所示。漏极漂移区中的p型杂质衬底降低了掺杂浓度，因此漏极漂移区的电场也降低了。深n-well将第一n-well和第二n-well连接起来，形成器件的主体，深n-well帮助减少第一n-well，p型区和第二n-well的电荷负载，实现电荷补偿。这样分布在漂移区的一个较低的电场可产生一个最适宜的击穿电压值。
与HV NMOS器件相同，HV PMOS晶体管设计参数也必须完善，以达到击穿电压和电阻系数的最佳性能。图7是Id-Vd(漏电流-漏电压)曲线图，显示了多种情况下高压P沟道MOSFET的漏电流和击穿电压。图8是阻抗Vg的曲线图，显示了多种情况下高压N沟道MOSFET的阻抗和栅极电压。
本发明提供了一种完全使用标准亚微米CMOS工艺的新的高压NMOS结构和高压PMOS结构，两种都用STI结构替代了LOCOS隔离结构。高压NMOS设计上用n-well和深n-well形成扩展漏极，其它部分都和低压NMOS相同。P-well注入在接近n-well处以达到电荷补偿。此外，多晶硅栅延伸终止于STI来降低扩展漏极中靠近栅极边缘的电场。STI结构的高压PMOS用p-well和p-substrate形成扩展漏极，其它部分都和低压PMOS相同，第一个多晶硅栅终止于STI以降低扩展漏极中靠近栅极边缘的电场，第二个多晶硅栅用来提高半导体杂质浓度同时降低电阻系数。高击穿电压和低阻抗由明确设计的高压器件获得。这个方法可以让设计者将中/高压电子元件结合应用到标准亚微米工艺中。也可以让HV设计工程师用STI方法来设计HV MOSFET，降低HV工艺和HV晶体管的生产成本。
上述栅极均为n+型杂质多晶硅。绝缘层物质均为二氧化硅。隔离体均使用STI(浅沟槽)工艺制造。Lc长度大于等于2.0微米；Lo长度大于等于0.3微米；Lpw1长度大于等于0.6微米；Lps长度大于等于0.6微米；Lpw2长度大于等于0.6微米；Lpn长度大于等于0.6微米；Ldn长度大于等于5.0微米。尤其是Lc的长度等于2.0-6微米；Lo长度等于0.3-1微米；Lpw1长度等于0.6-2微米；Lps长度等于0.6-2微米；Lpw2长度等于0.6-2微米；Lpn长度等于0.6-2微米；Ldn长度等于5.0-20微米。具体实施例是Lc的长度等于2.0微米；Lo长度等于0.3微米；Lpw1长度等于0.6微米；Lps长度等于0.6微米；Lpw2长度等于0.6微米；Lpn长度等于0.6微米；Ldn长度等于5.0微米。另一实施例是Lc的长度等于6微米；Lo长度等于1微米；Lpw1长度等于2微米；Lps长度等于2微米；Lpw2长度等于2微米；Lpn长度等于2微米；Ldn长度等于20微米。
权利要求
1.高压MOSFET器件，在P或N型衬底上具有深n-well，起码设有第一n-well，第二n-well和第一和第二p-well，n-well和p-well上设有n+掺杂区或p+掺杂区上，并在n+掺杂区或p+掺杂区上引出源极或漏极，栅极是从多晶硅栅上引出，其特征是多晶硅栅覆盖于n-well或p-well上薄栅氧区(46)，栅极和漏极之间起码设有一个STI浅沟槽绝缘层；多晶硅栅延伸到STI区上。
2.根据权利要求1所述的高压MOSFET器件，其特征是在高压漏极和第二p-well之间有一层低杂质p型衬底，防止两者之间可能产生的击穿。
3.根据权利要求1所述的高压MOSFET器件，其特征是在一个p型杂质衬底上，p型杂质衬底上设有一个深n-well区和注入衬底的第一p-well区；另设有注入第一p-well区的第一p+掺杂区和一个与p+掺杂区相连的体电极；设有注入第一p-well区的第一n+掺杂区源极和一个与n+掺杂区相连的源电极；设有注入衬底的第一n-well和一个在源极和第一n-well区之间的通道；设有注入衬底的第二p-well和一个注入衬底且没有n型或p型注入的p型掺杂区；设有注入衬底的第二n-well和注入第二p-well的第二n+掺杂区漏极和一个与第二n+掺杂区相连的漏电极；设有注入衬底的第二p+掺杂区和一个与第二p+掺杂区相连的衬底电极；设有注入衬底的第三p+掺杂区和一个与第三p+掺杂区相连的衬底电极；设有第一隔离体(第一STI)至少部分注入第一n-well并延伸至第二n-well，设有在第二p-well和p型衬底上面的绝缘层，隔离第一n-well和第二n-well；设有一个在p型衬底表面的绝缘层，从第一n+掺杂区(源极)延伸至上述第一绝缘体；设有第二隔离体(第二STI)，注入p型衬底，设有电绝缘物质，隔离第一p+掺杂区与第二p+掺杂区；设有第三隔离体(第三STI)，注入p型衬底，设有电绝缘物质，隔离第三p+区与第二p+区；设有一个栅极，覆盖在源漏极之间的薄栅氧区和部分第一隔离体上。
4.根据权利要求3所述的高压MOSFET器件，其特征是设有第二栅极，覆盖第二绝缘层和部分第一隔离体和部分第二隔离体。
5.根据权利要求3所述的高压MOSFET器件，其特征是Lo是位于多晶硅栅(47)下的第一个n-well(34)的扩展区；Lnw表示了第一个n-well区(34)的长度，Lpw表示了位于第一个STI区(42)下的第二个p-well区(35)，Lps表示了位于第一个STI区(42)下的p-型衬底区(36)；Ldn表示了深n-well区(32)的长度，Lf是多晶硅栅(47)区在第一个STI(42)区上的延伸长度；Lc的长度大于或等于2.0-6微米；Lo的长度大于或等于0.3-1微米；Lnw的长度大子或等于0.6-2微米；Lpw的长度大于或等于0.6-2微米；Lps的长度大于或等于0.6-2微米；Ldn的长度大于或等于3.0-15微米；Lf的长度大于或等于0.5-2微米。
6.根据权利要求1所述的高压MOSFET器件，其特征是在一个p型杂质衬底上一个高压p沟道MOSFET，包括一个p型杂质衬底；衬底上设有一个深n-well区；注入衬底的第一n-well；注入第一n-well区的第一n+掺杂区；与第一n+掺杂区相连的第一体电极；注入第一n-well区的第一p+掺杂区；一个与第一p+掺杂区相连的源电极；注入p型衬底的第一p-well；一个在源极和第一n-well区之间的沟道；注入衬底的第一p掺杂区，掺杂区没有任何p型或n型的注入；注入p型掺杂衬底的第二p-well；注入第二p-well的第二p+掺杂区；一个与第二p+掺杂区相连的漏电极；注入衬底的第二p掺杂区，掺杂区没有任何p型或n型注入；注入衬底的第二n-well；注入第二n-well的第二n+掺杂区；注入p型衬底的第三p+掺杂区；与第三p+掺杂区相连的第一衬底电极；注入p型衬底的第四p+掺杂区；与第四p+掺杂区相连的第二衬底电极；第一隔离体(第一STI)，至少部分注入第一p-well且延伸至第二p-well，位于衬底之上，包含绝缘物质，隔离第一p-well和第二p-well；第二隔离体(第二STI)，注入第二p-well；第三隔离体(第三STI)，注入p型衬底，隔离p+掺杂区(漏极)和第二n+掺杂区；第四隔离体(第四STI)，注入p型衬底，隔离第一p+掺杂区(衬底)和第一n+掺杂区；第五隔离体(第五STI)，注入p型衬底，隔离第二p+掺杂区(衬底)和第二n+掺杂区；第一绝缘层，覆盖在p型衬底表面，从第一n+掺杂区(源极)延伸至第一隔离体；第二绝缘层，覆盖在p型衬底表面，从第一隔离体延伸至第二隔离体；第一栅极，覆盖第一绝缘层和部分第一隔离体；第二栅极，覆盖第二绝缘层，部分第一隔离体和部分第二隔离体。
7.权利要求6中的高压P沟道MOSFET，其中栅极均为p+型杂质多晶硅；Lc长度大于等于2.0-6微米；Lc为从第一p+掺杂区(72)延伸至第一p-well(64)的沟道的长度；Lo为位于栅极(81)下的第一p-well(64)的横向扩展区的长度；Lpwl为第一p-well(64)的长度；Lps位于第一STI(73)下面的第一p型区(65)的长度，p型区没有n-well或p-well注入；Lpw2为第二p-well(66)长度；Lpn表示第二p-well(66)与第二n-well(68)之间的长度；Lf是从薄氧层(80)延伸至第一STI(73)的第一多晶硅的长度；Lo长度大于等于0.3-1微米；Lpw1长度大于等于0.6-2微米；Lps长度大于等于0.6-2微米；Lpw2长度大于等于0.6-2微米；Lpn长度大于等于0.6-2微米；Ldn长度大于等于5.0-20微米。
全文摘要
高压MOSFET器件，P或N型衬底上具有深n－well，起码设有第一n－well，第二n－well和第一和第二p－well，n－well和p－well上设有n+掺杂区或p+掺杂区上，并在n+掺杂区或p+掺杂区上引出源极或漏极，栅极一般是从多晶硅栅上引出，多晶硅栅覆盖于n－well或p－well上薄栅氧区(46)，栅极和漏极之间起码设有一个STI浅沟槽绝缘层；多晶硅栅延伸到STI区上。在高压漏极和第二p－well之间有一层低杂质p型衬底，防止两者之间可能产生的击穿。本发明的带浅沟槽隔离的高压MOSFET器件；在不改变现有CMOS工艺的条件下将抗击穿能力结合到标准亚微米CMOS中。
文档编号H01L27/085GK101030601SQ200710021390
公开日2007年9月5日 申请日期2007年4月10日 优先权日2007年4月10日
发明者韩小亮, 王非 申请人:韩小亮