具有密封塞子的半导体槽结构及方法

专利名称：具有密封塞子的半导体槽结构及方法
技术领域：
本文件一般涉及半导体设备，且更具体来说，涉及槽结构和形成方法。
背景技术：
在半导体设备技术中槽结构具有许多用途。这些用途包括隔离结 构、控制电极结构、电容器结构、电荷补偿超结结构、以及埋层接触 结构等。槽结构通常用诸如电介质、半导体材料、导体材料或此类材
的常见来源。
例如，填充材料通常在设备结构内引起高水平的压力，这继而导 致缺陷形成并最终使设备失败。具体来说，这些缺陷产生不希望的寄 生电流泄露路径。而且，在一些结构中，硅或多晶硅/氧化物填充材料
产生可能削弱设备性能的寄生MOS设备。此外，半导体填充材料中 的产热载流子(电子和空穴)可能产生不期望的电场，这种电场可能 损坏槽结构的击穿电压或关态电压。此外，用于形成该槽结构的方法 在加工期间通常会在槽的芯区引入污染物。这种污染还可能导致缺陷
形成和设备性能的 一般削弱。
因此，需要有效堵塞或密封槽结构，同时降低压力、缺陷、寄生 结构和污染物的结构和方法。


图1示出了根据本发明的第一个实施方式的半导体设备放大的 部分剖面图2-6示出了在各个制作阶段的图l的半导体设备放大的部分剖面图7示出了根据本发明的第二个实施方式的半导体设备放大的 部分剖面图；以及
图8-20示出了在各个制作阶段图7的半导体设备放大的部分剖面图。
为简化并阐明附图，图中的原件不必成比例，并且不同图中相同 的标号代表相同元件。此外，省略了熟知步骤及元件的说明及细节以 简化说明。如本文所用载流电极是指携带电流穿过设备的设备元件， 如MOS晶体管的源极或漏极、或双极晶体管的发射器或集电极、或 二极管的阴极或阳极；控制电极是指控制电流穿过设备的设备元件， 如MOS晶体管的栅极或双极晶体管的基极。尽管本文将设备解释为 某种N-通道设备，但是本领域的普通技术人员应理解根据本发明P-通道设备和补充设备也是可能的。为简化附图，设备结构的掺杂区域 图示为具有通常之直线边缘及精确角度边角。然而，所属领域之技术 人员理解由于掺杂物的扩散与活化，掺杂区域的边缘通常可不为直线 且边角可不为精确角度。
此外，本发明的结构可具体表现为蜂窝基极设计(其中主体区域 为多个明显且分开的蜂窝区域)或单一基极设计(其中主体区域为以 细长模式，通常以盘旋模式或中心区域与附加物相连形成的单个区 域)。然而，本发明的一个实施方式在整个说明书中描述为蜂窝基极 设计以易于理解。应当理解本发明意图涵盖蜂窝基极设计和单个基极 设计。
具体实施例方式
一般来说，本发明涉及具有一个或多个槽结构的半导体设备，所 述槽结构具有密封或部分密封一个或多个槽的芯区域的塞子。具体来 说，单晶外延半导体层或基本均质的半导体层或塞子沿槽的上侧壁表 面形成。选择所述单晶外延层的厚度以密封或部分密封槽上面部分的 芯区域。下面的发明详述使用两个实理性的实施方式来例示本发明。第一个实施方式包括具有槽隔离结构的半导体设备，且第二个实施方
式包括具有电荷补偿槽的绝缘栅场效应晶体管(IGFET)设备。应理解 本发明并不限于这两个实施例。
图1示出根据本发明第一实施方式的半导体设备10的部分剖面 图，所述半导体设备10具有一个或多个隔离槽结构322。应理解隔离 槽结构322包括多个单独的槽结构、小室、条紋、或一个连续的槽基 质。设备IO包括主体或半导体材料区域IIO，该区域包括(例如)p-型硅基板121、和包含n-型导电性的半导体层或阱区124。在一个实 施方式中，半导体层124使用常规外延生长技术形成。在另一实施方 式中，阱区124使用常规的掺杂和扩散技术形成。可用于半导体材料 110或其部分的其它材料包括硅-锗、硅-锗-碳、碳掺杂硅、III-V族材 料、电介质材料等。此外，在一个实施方式中，半导体材料110包括 基板121和半导体层124之间的埋层。
在这个实施方式中，槽结构322包括自半导体材料110的主表面 18延伸的槽422。在一个实施方式中，槽422穿过半导体层124延伸 到达基板121。在另一个实施方式中，槽422部分延伸至半导体层124 之中。电介质层(一层或多层)128覆盖槽422的下侧壁和下表面形 成，而保留槽422的上侧壁表面暴露或未被覆盖。举例来说，电介质 层128包括氧化物、氮化物、或它们的組合等。在一个实例中，电介 质层128包含约0.15微米至约0.25微米的二氧化硅。在另一个实施 方式中，覆盖二氧化硅层形成约0.05微米至约O.l微米的氮化硅层。
根据本发明，隔离槽结构322还包括塞子、保形塞、单晶密封结 构、基本均质的塞子或外延盖结构或层91。优选地，塞子91包括外 延生长的单晶半导体结构，该结构自槽422的上部暴露的侧壁部分423 延伸。所谓暴露是指层128不存在于侧壁部分423,这暴露了部分半 导体材料110/124以提供实质上的单晶界面，单晶外延材料在该界面 中生长。在一个实施方式中，当半导体层124包括ii-型导电性时塞子 91包括p-型导电性。也就是说，塞子91的导电类型与半导体层124 的导电类型相反。塞子91具有足以在设备10的区域1001和1002之间提供隔离的掺杂浓度。举例来说，塞子91具有自约1.0xl017个原 子/cm3至约1.0x1019个原子/cm3范围内的掺杂浓度。
在一个实施方式中，塞子91完全密封槽422以提供密封的芯或 位于中心的空隙区域29。也就是说，芯29不存在固体材料。在一个 实施方式中，芯29包括含有诸如氢等气体的密封体积。在一个实施 方式中，芯29处于小于约20托的真空下，通常为5至10托。在另 一个实施方式中，塞子91部分密封槽结构322，在塞子91中留下基 本上位于中心的间隙。在一个实施方式中，使用选择性的外延生长技 术来形成塞子91，保留电介质层128的暴露主表面129基本上不含半 导体材料(即，塞子91不覆盖主表面129)，这尤其简化了加工并降 低了压力。而且，这减少了与产热载流子相关的问题，产热载流子可 产生不希望的电场，该电场包括结构的击穿电压或关态电压。此外， 这还消除了任何寄生MOS晶体管特征，尤其是在塞子91为掺杂的时。 在一个实施方式中，塞子91被平坦化以便其上表面191与主表面18 处于大约相同的水平或临近它。这并非必须，但是在空间敏感性应 用中很有用。
塞子91尤其提供较低的压力密封构造，该构造还能降低掺入槽 422中的污染物。例如，因为塞子91可构造成提供完全密封，所以不 需要用诸如多晶硅等致压材料完全填充芯区域29。而且，由于塞子 91可构造成提供覆盖槽422的完全密封，所以在随后的加工期间污染 物不会掺入芯区域中。
设备10还包括任选的隔离区域17以提供额外隔离，所述任选的 隔离区域17为(例如)p-型掺杂的(即，与半导体层124的导电类型 相反)。在这个任选的实施方式中，塞子91可为掺杂或非掺杂的。 隔离区域17在形成塞子91之前或之后使用常规技术形成。进一步显 示了设备IO，其中电介质层148覆盖主表面18或邻近它形成。举例 来说，电介质层148包括氧化物、氮化物、两者的组合等。如所显示， 隔离槽结构322在区域1001和1002之间提供隔离。此外，隔离槽结 构322为形成组件424 (如无源組件)而提供隔离区域1003。例如，组件424为电容器、感应器、输入端/输出端衰减器或需要与半导体材 料110或其一部分隔离的任何结构。
现在参考图2-6，它们描述了用于形成图1的隔离槽322的方法。 图2显示在早期制作步骤中设备10的部分剖面图。在早期步骤中， 隔离区域17使用(例如)常规掩模和掺杂技术形成。如先前所述， 区域17为任选的并且可以省略。接着，覆盖主表面18形成电介质层 40，并且该电介质层40包含(例如)约0.03微米厚的热氧化物。然 后覆盖电介质层40形成包括与电介质层40不同材料的电介质层44。 举例来说，当第一电介质层40为氧化硅时，电介质层44为氮化硅。 在一个实施方式中，电介质层44为约0.2微米的氮化硅，并且使用常 规沉积技术形成。接着，覆盖电介质层44形成电介质层46，并且该 电介质层46包含约0.6微米的沉积二氧化硅。这些层为随后的加工提 供硬掩模结构112。然后使用常规技术形成开口 172以去除部分层46、 44、和40暴露一部分主表面18。
接着，形成槽422,该槽穿过开口 172自主表面18延伸至半导 体层124内。在一个实施方式中，槽422延伸至至少一部分基板121 内。在一个实施方式中，槽422的深度由半导体层124决定。
在一个实施方式中，使用利用氟或氯基化学品蚀刻的深反应离子 蚀刻(DRIE)来形成槽422。可用于DRIE蚀刻槽422的一些4支术包括 低温、高密度电浆、或博世DRIE工艺。在一个实施方式中，槽422 具有基本上垂直的侧壁。在可供选择的实施方式中，槽422具有锥 形轮廓，其中槽在槽下表面的宽度小于接近主表面18的宽度。在另 一个期望具有较大的间隙来进一步增强隔离能力(横向与纵向)的实 施方式中，槽422具有展开的轮廓，其中槽在下表面的宽度大于接近 主表面18的槽宽度。在一个实施方式中，槽422的深度在约3.0微米 至约100微米的范围内。在槽清洁处理期间，通常使用可底切如图2 中所示的电介质层40的短选择性蚀刻。为防止对电介质层40的任何 进一步底切，覆盖主表面18,包括槽422的侧壁和下表面形成多晶硅 层47，并填充电介质层40的底切区域。图3示出在进一步制作阶段设备10放大的部分剖面图。覆盖主 表面18，包括槽422的侧壁和下表面形成第一电介质层28。举例来 说，第一电介质层28包含氧化物。在一个实施方式中，形成0.04微 米的干燥氧化物来消耗多晶硅层47,但是保留多晶硅层47在层40的 底切区域中的那部分，随后沉积约0.2微米的氧化物。接着，覆盖第 一电介质层28形成第二电介质层。在一个实施方式中，该第二电介 质层包含约O.l微米的氮化硅。使用常规的沉积技术来形成第一和第 二电介质层。然后使用常规的干燥蚀刻技术来回蚀第二电介质层，在 槽422内保留电介质隔离片、间隔层或电介质层62，如图3所示。依 据所使用的蚀刻工艺和槽422的长宽比，电介质层28和62可从槽422 的下表面蚀刻掉或在适当位置保留，如图3所示。在较低长宽比的槽 中，可使用常规的掩模步骤来防止电介质层28和62在槽422的下表 面净皮去除。
接着如图4所示，它为在进一步加工后设备10放大的部分剖面 图，电介质层28进行另外的选择性蚀刻步骤去除电介质材料的上面 部分以便电介质层28从电介质层62的上表面凹进去。如果电介质层 28和62的下面部分在结合图2所述的步骤中被去除，则选择性蚀刻 也将从在槽422底部暴露的开放区域去除电介质层28。举例来说，当 电介质层28包含氧化物时，使用各向同性蚀刻，如稀HF湿法蚀刻(例 如，以10:1进行约8-11分钟)，使电介质层28凹进电介质层62之 下约1.2微米。在这些步骤期间，还可去除电介质层46。然后，如图 5所示使用常规的材料去除技术去除电介质层62和64以在槽422的 上面部分提供半导体材料10的暴露部分423。此方法与依据各向异性 蚀刻的方法相比为形成暴露部分423提供了极为可控的方法。
图6显示在进一步加工后设备10放大的部分剖面图。根据优选 实施方式，外延塞子、单晶塞子、半导体材料塞子、或均质半导体塞 子区域91在电介质层28上槽422的开口内沿半导体层124的暴露部 分423形成。根据此实施方式，塞子91包含具有与半导体层124相 反的导电类型的外延半导体材料。在所显示的实施方式中，塞子91为p-型。在该实施方式中，塞子91具有介于约1.0xl0"个原子/cm3 与约1.0xlO"个原子/cir^之间的掺杂浓度。在可供选择的实施方式中， 塞子91为非掺杂的。
在形成塞子91的一个实施方式中，二氯硅烷源气体与氢气和 HC1—起使用，这使生长仅选择朝向暴露部分423。在可供选择的实 施方式中，使用硅烷、乙硅烷或三氯硅烷源气体。依据所选择的生长 温度，外延反应器压力设置在约10托至大气压的范围内。在一个实 施方式中，在生长过程期间使用单晶反应器，反应器压力为约20托。 适于二氯硅烷的生长温度在约95(TC至105(TC的范围内。适于硅烷或 乙硅烷的生长温度在约575。C至约700。C的范围内。适于三氯硅烷的 生长温度在约1000。C至约1200。C的范围内。在一个实施方式中，塞 子91具有约0.10微米至约0.60微米范围内的厚度。应当理解塞子91 的厚度根据槽422的宽度进行调节。举例来说，厚度依据塞子91的 期望结构(如，接近关闭、完全关闭、或过生长)来调节。
在一个实施方式中，当使用选择性外延生长技术和二氯硅烷时， 使用约0.30微米/分钟的生长速率。当使用非选择性外延生长技术和 二氯硅烷时，使用约1.0微米/分钟至约2.0微米/分钟的生长速率。气 体流动速率取决于反应器的构造，并且通过所需的生长条件和结构来 设定。在一个实施方式中，在使用二氯硅烷的闭合构造中，在选择性 生长工艺中使用下列气体流范围来形成塞子91: 30-40标准升/分钟 (slm)的氢气、0.70-0.80 slm HC1、以及0.20-0.25 slm 二氯珪烷。
根据优选的实施方式，塞子91构造成将槽422封锁起来以形成 密封的芯29,并且还构造成以与使用电介质/多晶硅或多晶硅填充技 术相比最小的缺陷和不可忽视的压力进行封锁。通过降低缺陷与压 力，改善了设备10的可靠性和质量。在一个实施方式中，当使用选 择性外延生长技术形成塞子91时，电介质层28的主表面129基本不 含半导体材料(即，塞子91不覆盖主表面129)，这尤其简化了工艺 并降低了压力。并且，这降低与产热载流子相关的问题。此外，这 消除任何寄生MOS晶体管特征，尤其是在塞子91为掺杂的时。在一个实施方式中，密封的芯29处于约20托的真空下，其中来自外延生 长工艺的一些氢气存在于密封的芯29中。
图7显示根据本发明第二实施方式的绝缘栅场效应晶体管 (IGFET) 、 MOSFET、超结(superjunction)设备、超结结构、电 荷补偿或开关设备或电池100的部分剖面图。举例来说，在一些此类 装置中，设备100尤其与逻辑组件或其它组件集成在半导体芯片中作 为功率集成电路的一部分。或者，在一些此类装置中，设备100尤
其集成在一起形成分立式晶体管设备。
设备100包括半导体材料区域11，该区域包括(例如)电阻系 数在约0.001至约0.01欧姆-厘米(ohm-cm )范围内的n-型硅基板12， 并且其可与砷或磷掺杂。在所示的实施方式中，基板12为装置100 提供邻近导体层13的漏极区域。半导体层14在基板12之内或之上 形成并且为n-型或p-型并且掺杂足够轻以便不影响下述槽补偿区域 的电荷平衡。在一个实施方式中，层14使用常规外延生长技术形成。 在适于600伏(BVdss)设备的实施方式中，层14为n-型掺杂或p-型掺 杂，掺杂浓度为约1.0xl0"个原子/cm3至约1.0x10"个原子/cm3,并 且具有约40微米至约60微米数量级的厚度。注意尽管半导体层14 在图中显示为比基板12厚，但实际上基板12更厚。以此方式显示是 为了在图中容易理解。
在一个实施方式中， 一部分层14在设备100的活性区域部分为 p-型掺杂，而另一部分层14在设备10的边缘末端部分为n-型掺杂。 层14的厚度依据设备10的期望BVdss等级增加或降低。在可供选择 的实施方式中，半导体层14包含分级的掺杂特征，其中半导体层14 在接近基板12处具有较高的掺杂浓度，并逐渐或突然转变为较低的 浓度以用于平衡其接近主表面18的厚度。
可用于半导体材料ll的主体或其部分的其它材料包括硅-锗、硅 -锗-碳、碳掺杂的硅、in-v族材料等。此外，本领域的技术人员将理 解绝缘栅双极晶体管(IGBT)设备在本发明中通过(例如)将基本12 的导电类型变为p-型(即，与半导体层14相反)来达成。设备100还包括间隔开的填充槽、补偿槽、半导体材料填充槽、
电荷补偿槽区域、深槽电荷补偿区域、电，补偿填充槽、补偿槽、定
位垂直电荷补偿结构、或定位电荷补偿区域22。如本文所用，电荷补 偿一般是指相反导电类型层的总电荷基本上或大致上平衡或相等。电 荷补偿填充槽包括半导体材料220的多个层或复合层，其包括可被自 身结构、緩冲物、或轻度掺杂的半导体层隔开的相反导电类型的至少 两个层(即，至少n-型和p-型各一个)。如图7所示，材料220包括 n一型半导体材料层221，该层沿槽侧壁表面邻接半导体层14。
根据优选实施方式，层221具有与源极区域33相同的导电类型， 并且当设备100处于开启状态时形成由通道至漏极的主要垂直低阻电 流通路。补偿p-型半导体材料层222覆盖层221形成。举例来说，n-型层221和p型层222具有约9.0xl0"至约5.0x1016个原子/cm3的摻 杂浓度，并且各自分别具有约0.1微米至约0.3微米的厚度。当设备 100处于关闭状态时，p-型层222和n-型层221相互补偿以提供增加 的BVdss特征。尽管图7的设备中未显示緩冲层，但是应当理解它们 可存在于制作的早期步骤中。在优选实施方式中，半导体材料220层 包括单晶半导体材料。关于电荷补偿槽22和半导体材料220层的其
它细节结合图4和5在下面描述。
在优选实施方式中，设备100包括覆盖部分半导体材料220层形 成的半导体层28。优选地，电介质层28覆盖半导体材料220层的部 分侧壁表面和下表面形成，而保留上侧壁部分暴露。这在图7中举例 示出。在一个实施方式中，电介质层28是厚度为约0.2微米的沉积氧 化硅层。在所示的实施方式中，电荷补偿槽22在中心位置部分构造 或形成有空隙或封闭的芯29并且由塞子结构91封盖。在优选实施方 式中，塞子91包括单晶半导体材料，该材料沿半导体材料220层的 上面部分外延生长以封锁电荷补偿槽22。在一个实施方式中，随后将 单晶半导体材料平坦化以便塞子91的上表面接近主表面18。在可供 选择的实施方式中，电荷补偿槽22无空隙，并且经诸如电介质、多 结晶半导体材料、单晶半导体材料、或它们的组合的材料填充。尽管未显示，应当理解在设备100形成期间，n-型掺杂物由高掺 杂的基板12向电荷补偿槽22的下面部分扩散以便槽22在基板12内 的那些部分变为更高度的n-型掺杂。
设备100还包括形成于电荷补偿槽22之间，接近、邻近、或邻 接电荷补偿槽22的半导体层14内的孔、基极、主体或掺杂区域31。 主体区域31自半导体材料11的主表面18延伸。在一个实施方式中， 主体区域31包含p-型导电性并且，具有适于形成反转层的掺杂浓度， 该反转层作为设备100的导电通道操作。主体区域31自主表面延伸 至约1.0至约5.0微米的深度。如上文所述，主体区域31包括多个单 独分散的区域或包括所选择的形状的连接的、单个的或通常分散的区 域。
N-型源极区域33在主体区域31内部、之上或之中形成并自主表 面18延伸至约0.2微米至约0.5微米的深度。在所示的实施方式中， 部分主表面18向下延伸，然后自源极区域33边缘向外延伸以便通过 源极接触层63与源极区域33的水平和垂直表面形成接触。在至少各 主体区域31的一部分中形成一个或多个p-型主体接触区域36。主体 接触区域36构造成能够为主体区域31提供较低的接触电阻，并且降 低源极区域33下方的主体区域31的薄层电阻，这降低了寄生双极晶 体管效应。
根据优选实施方式，如图7所示，主体接触区域36和主体区域 31覆盖电荷补偿槽22并且与源极接触层63 —起构造成能够提供与电 荷补偿槽22中的p-型层222的欧姆连接及连续性。这种欧姆连接结 构被构造成能够为p-型层222提供接地结构，这会消除主表面18处 的横向电场并改善设备IOO的击穿电压性能。这种结构还将接近主表 面18和在电荷补偿槽22之内或接近其所存在的任何缺陷的影响传至 地面。设备100的结构很大地筒化了与层222形成接触的能力，该能 力对于最佳的设备性能来说是必须的。具体来说，设备100避免了使 用任何复杂的表面特征覆盖电荷补偿槽22的上面部分，简化了欧姆 连接结构和方法。设备100还包括邻接主体区域31和源极区域33的槽栅或控制结 构157。控制结构157与邻近的电荷补偿槽22横向间隔开。也就是说， 控制结构157不覆盖电荷补偿槽22。槽栅结构157包括栅槽158和覆 盖栅槽158的表面形成的栅电介质层43。在一个实施方式中，栅电介 质层43包括氧化硅，并且具有约0.05微米至约0.1微米的厚度。在 另一实施方式中，栅电介质层43在栅槽158的下表面的厚度大于或 厚于栅电介质层43沿栅槽158侧壁的厚度。在可供选择的实施方式 中，栅电介质层43包括氮化硅、无氧化钽、二氧化钛、钛酸钡锶、 或它们的组合(包括与氧化硅的组合)等。
槽栅结构157还包括在控制或栅槽158内并覆盖栅电介质层43 形成的导电栅区域57。在一个实施方式中，源极区域33插入在导电 栅区域57与电荷补偿槽22之间。导电栅区域57包括，例如n-型多 晶硅。尽管导电栅区域57显示为凹向主表面18之下，但是导电栅区 域57可较高地延伸或在主表面18之上。槽栅结构157构造成能够控 制通道45的形成和设备100内电流的传导。
为有助于亚表面电流路径，设备100还包括n-型掺杂层或亚表 面掺杂层26。具体地，掺杂层26被构造成能够在通道45的漏极末端 和n-型层221之间提供亚表面导电路径，其为电荷补偿槽22中的主 要导电层或垂直导电路径。也就是说，设备100的电流如下流动垂 直穿过通道45，然后水平穿过掺杂层26，然后垂直穿过层221。掺杂 层26构造成使得通过导电类型(p-型)与掺杂层26 (ii-型)相反的 主体区域31和主体接触区域36将电流与主表面18隔离。这种隔离 特征保持导电路径远离接近表面的缺陷区域，从而避免与导电相关的 任何问题。此外，接地的p-型层222结构进一步将任何高缺陷密度区 域的影响与主要导电路径隔离。另外，通过将主体区域31和主体接 触区域36放置成使它们覆盖掺杂区域26，提供优选的凹形结合，该 凹形结合环绕n-型层221和掺杂层26。这能有利地增强BVdss。
设备100还包括覆盖主表面18形成的层间电介质区域48，该区 域经刻划以提供至主接触区域36和源极区域33的开口。保持一部分层间电介质区域48覆盖槽栅结构57以为导电栅区域57提供隔离。 层间电介质区域48包括(例如)氧化硅，如沉积的氧化物，并且具 有约0.4微米至约1.0微米的厚度。
源极接触层63覆盖主表面18形成并且与源极区域33和主体接 触区域36形成接触。在一个实施方式中，源极接触层63包括钛/氮化 钛屏蔽层和覆盖该屏障层形成的铝硅合金等。漏极接触层13覆盖半 导体材料11相对的表面形成，并且包括(例如)可焊接金属结构， 如钛_镍_银、铬-镍-金等。或者，层13包含导电的环氧树脂等。
总之，设备100的结构和方法使主要导电层221邻近电荷补偿槽 22的侧壁表面放置。设备100使用槽栅控制结构157,该结构使通道 45的漏极末端与主表面18间隔开放置、远离主表面18或在其表面下 放置。设备100合并亚表面掺杂层26，该亚表面掺杂层26将通道45 的亚表面漏极末端与电荷补偿槽22中的主要导电层221电连接。这 种方法使主要电流路径远离设备表面，这使得其不太容易受压力事件 和缺陷的影响，从而能改善性能。此外，由于设备IOO的主要电流路 径以这种方式构造，形成了在p-型补偿掺杂层222之间的欧姆连接结 构，所以简化了主体区域31、主体连接区域36和源极接触层63。
设备100的操作如下进行。假定源极端子63以零伏的电压Vs 操作，则导电栅区域157接收到5.0伏的控制电压VG,该控制电压大 于设备100的控制阈值，并且漏极端子13以5.0伏的漏极电压Vd操 作。Vg和Vs的值使主体区域31反转邻近的导电栅区域157以形成 电连接源极区域33与掺杂层26的垂直通道45。设备电流ID自漏极 端子13流出并且穿过n-型层221、掺杂层26、通道45、源极区域33 传送至源极端子63。因此，电流Iu垂直流经n-型层221以产生低电 阻，并且水平流经亚表面掺杂层26保持电流路径与主表面18隔离。 在一个实施方式中，ID = 1.0安培。将设备100转变成关闭状态，则 小于设备导电阈值的控制电压被施加至导电栅区域157 (例如，VG< 5.0伏)。这去除了通道45并且Io不再穿过设备100流动。在关闭状 态下，在损耗区域从主要阻挡结延伸时n-型层221和p-型层222相互补偿，这增强了 BVdss。设备100的另一个优点是简化了的p-型补偿 掺杂层222之间的欧姆接触、主体区域31、主体接触区域36和源极 接触层63增强了开关特征。例如，当设备100由开启状态转换成关 闭状态时，欧姆接触会更有效地从结构中牵引电子和空穴。
现在转向图8-20，它们描述了根据优选实施方式形成设备100 的方法。图8显示在制作早期设备100放大的部分剖面图。半导体材 料11主体的材料特征的实例结合上述图7提供。在早期步骤中，电 介质层40覆盖主表面18形成并且包含(例如)约0.2微米厚的热氧 化物。然后包含与电介质层40不同材料的电介质层44覆盖电介质层 40形成。举例来说,当第一电介质层40为氧化硅时电介质层44为氮 化硅。在一个实施方式中，电介质层44为约0.2微米的氮化硅，并且 其使用常规沉积技术形成。接着，电介质层46覆盖电介质层44形成 并且包含约0.6微米的沉积二氧化硅。这些层为随后的加工提供硬掩 模结构112。
图9显示在随后的制作阶段设备100放大的部分剖面图。使用常 规的光刻法和材料去除技术来刻划硬掩模结构112以形成暴露部分主 表面18的开口 72。举例来说，开口 72具有约3.0微米至约4.0微米 的宽度74。接着，槽122穿过开口 72自主表面18延伸至半导体层 14中形成。在一个实施方式中，半导体层14在邻近槽122之间具有 约2.0微米至3.0微米的宽度75。为易于理解此实施方式，将宽度75 显示为大于宽度74，应理解宽度75可以小于或等于宽度74。在一个 实施方式中，槽122延伸至至少一部分基板12中。槽122的深度由 半导体层14的厚度决定，半导体层14的厚度是所需的BVdss的函数。
在一个实施方式中，使用利用氟或氯基化学品蚀刻的深反应离子 蚀刻(DRIE)来形成槽122。可用于DRIE蚀刻槽122的一些技术包括 低温、高密度电浆、或博世(Bosch)DRIE工艺。在一个实施方式中， 槽122具有基本垂直的侧壁。在可供选择的实施方式中，槽122具有 锥形轮廓，其中槽在槽下表面的宽小于宽度74。尽管槽122是以复数 记述的，应当理解槽122可以为单个连续槽或连接的槽基质。或者，槽122可为多个具有封闭末端的单独槽并且被部分半导体材料11的 主体隔开。槽122的宽在约3.0微米至约IOO微米的范围内。
图IO显示在后面的制作阶段设备IOO放大的部分剖面图。在此 时，半导体材料220层形成、生长、或沉积在槽122中作为形成电荷 补偿槽22的第一步骤。在一个实施方式中，使用单晶半导体外延生 长技术来形成半导体材料220的层。
在第一步骤中，如热氧化物等薄氧化物(未显示)在槽122的侧 壁上形成以消除由材料去除步骤所引起的任何表面损坏。然后使用常 规的各向同性蚀刻技术(例如，io:l湿氧化物剥离)去除薄氧化物。
接着，将半导体材料11放置在外延生长反应器中并且预先清洁，作 为外延生长工艺的第一步骤。当硅为选择用于形成半导体220层的半 导体材料时，硅源气体适于形成这些层，如三氯硅烷(SiHCl3)、 二氯 硅烷(SiH2Ch)、硅烷(SiH^或乙硅烷(Si2H6)。
现在参考图11，它是图10中的槽122的一部分1011的部分剖 面图，描述了半导体材料220层的优选实施方式的形成。在优选实施 方式中，构成半导体材料220层的所有层都以连续方式在外延反应器 内侧生长。此外，发现在形成半导体材料220层时优选使用较低压力 的外延反应器。具体来说，优选的是将外延生长条件设定为能够提供 大约等于或大于槽122深度的平均自由路径。还优选的是槽122的长 宽比在约1:1至约30:1的范围内以提供良好质量的外延层。
还优选的是使用选择性外延生长方法来避免外延硅覆盖电介质 层46生长产生多晶硅。通过将足以抑制硅在电介质层上生长的量的 HC1气体添加至外延生长室中来控制选择性。优选地，当使用二氯硅 烷或硅烷作为硅源气体时，将HC1的流动速率设置在大于0至硅源气 体流动速率的4至5倍的范围内。在可供选择的实施方式中，覆层生 长(即，除了槽122之外这些层还覆盖主表面18生长)，并且使用 平坦化技术来去除覆层覆盖主表面18的部分。
在所示的实施方式中，首先本征层21沿槽122的表面形成，并 且具有约0.05至约0.1微米的厚度。本征层21优选为非掺杂的，并且尤其发挥使槽122的侧壁和下表面上的不规则物平滑的功能。然后 覆盖层21形成n-型层23，其中磷、砷或锑掺杂源是合适的。在一个 实施方式中，n-型层23轻度掺杂并且具有约1.0xlO"至约1.0xlO"个 原子/cm3数量级的掺杂浓度。N-型层23通常具有小于约1.0微米的厚 度，其中约O.l微米至约0.4微米的厚度是一个优选范围。
接着，本征层24覆盖n-型层23形成，并且其具有约0.1至约 0,4微米的厚度。优选地，本征层24为非掺杂的。然后，覆盖第二本 征层24形成p-型层25，其中硼为适宜的掺杂源。举例来说，p-型层 25具有约1.0xlO"至约1.0xl017个原子/ 113数量级的掺杂浓度。p-型层25具有通常小于约l.O微米的厚度，其中约O.l微米至约0.3微 米的厚度为一个优选的范围。本征层24的一个目的是通过在低漏极 电压下降低层23与25的相互消耗来改善导电性，提供更高的导电效 率。
接着，本征层27覆盖p-型层25形成，并且其具有约0.1至约 l.O微米的厚度。在随后的加热处理期间，如图7和IO所示，n-型层 23中的掺杂物扩散至本征层21和24之内以形成n-型层221;并且如 图7和图IO所示，p-型层25扩散至本征层24和27之内以形成p-形 层222。为易于理解图11中所示的复合层在其它图中未示出。n-型层 221和p-型层222的掺杂浓度和厚度构造成当设备100在操作中时能 够提供合适的平衡电荷。在优选的实施方式中，保持槽122的中心或 中央部分开放(即，该部分未完全用固体材料填充)。此外，在优选 的实施方式中，形成半导体材料220层之后，用HC1、源气体、和掺 杂气体吹扫外延反应器，并且在较高的温度下将设备100暴露于氢气 中。这使半导体材料220层的外表面的表面特征变得平滑，从而尤其 增强了随后的加工，包括塞子91的形成。
图12显示在再一制作阶段设备100放大的部分剖面图。第一电 介质层覆盖槽122中的主表面18和半导体材料220层形成。举例来 说，这种笫一电介质层包含氧化物。在一个实施方式中，形成0.02微 米的干燥氧化物，然后形成约0.2微米的沉积氧化物。接着，覆盖第一电介质层形成第二电介质层。在一个实施方式中，第二电介质层包
含约O.l微米的氮化硅。使用常规的沉积技术来形成第一和第二电介
质层。然后使用常规的干燥蚀刻技术来回蚀第一和第二电介质层保留
槽122内各材料的电介质隔离片、间隔层或电介质层28和62，如图 12所示。在所述实施例中，层28包含约0.02微米的干燥氧化物和约 0.2微米的沉积氧化物并且层62包含约0.1微米的氮化硅。
接着，如图13所示，它是在进一步加工后设备100放大的部分 剖面图，使电介质层28进行另外的选择性蚀刻步骤去除电介质材料 的上面部分，以便电介质层28从电介质层62的上表面凹进去。举例 来说，当电介质层28包含氧化物时，使用稀HF湿法蚀刻(例如，以 10:1进行约8-11分钟)，使电介质层28凹进电介质层62之下约1.2 微米。在这些步骤期间，还可去除电介质层46。然后，如图14所示 使用常规的材料去除技术去除电介质层62和44。
图15显示在另一加工之后设备100放大的部分剖面图。根据优 选实施方式，外延塞子、单晶塞子、半导体材料塞子、或半导体塞子 区域91在电介质层28之上槽122剩余的开口内沿半导体材料220层 的暴露部分形成。根据这个实施方式，塞子91包含具有与半导体层 14相反导电类型的外延半导体材料。在所显示的实施方式中，塞子 91为p-型。在一个实施方式中，塞子91具有介于约l.OxlO"个原子 /cn^与约1.0xlO"个原子/cmS之间的掺杂浓度。在可供选择的实施方 式中，塞子91非掺杂的。优选地，使用较低的压力和选择性外延生 长技术来形成塞子91。
在形成塞子91的一个实施方式中，二氯硅烷源气体与氢气和 HC1—起使用，这使生长仅选择朝向槽122的上面部分。在可供选择 的实施方式中，使用硅烷、乙硅烷或三氯硅烷源气体。依据所选择的 生长温度，将外延反应器压力设置在约10托至大气压的范围内。在 一个实施方式中，在生长过程期间使用单晶片反应器，反应器压力为 约20托。适于二氯硅烷的生长温度在约95(TC至105(TC的范围内。 适于硅烷或乙硅烷的生长温度在约575。C至约700。C的范围内。适于三氯硅烷的生长温度在约1050。C至约1175。C的范围内。注意需要使用较高的生长温度以避免在设备100的各个外延层或掺杂区域内不希望的掺杂物混合。在一个实施方式中，塞子91具有在约O.IO微米至约0.60微米范围内的厚度。举例来说，厚度依据塞子91的期望结构(如，接近关闭、完全关闭、或过生长)来调节。
在一个实施方式中，当使用选择性外延生长技术和二氯硅烷时，使用约0.30微米/分钟的生长速率。当使用非选择性外延生长技术和二氯硅烷时，使用约l.O微米至约2.0微米范围内的生长速率。气体流动速率取决于反应器的构造，并且通过所需的生长条件和结构来设定。在一个实施方式中，在使用二氯硅烷的闭合构造中，在选择性生长工艺中使用下列气体流范围来形成塞子91:30-40标准升/分钟(slm )的氢气、0.70-0.80 slm HC1、以及0.20-0.25 shn 二氯硅烷。
根据优选的实施方式，塞子91构造成将槽122中的空隙29封锁起来，并且还构造成能够以与使用电介质/多晶硅或多晶硅填充技术相比最小的缺陷和可忽略的压力来进行封锁。通过降低缺陷与压力，改善了设备100的可靠性和质量。在在一个实施方式中，密封的芯29处于小于约20托的真空下，其中来自外延生长工艺的一些氢气存在于密封的芯29中。
在形成塞子91之后，多晶半导体层92覆盖主表面18形成。举例来说，层92包括约0.6微米至约0.9微米厚的多晶硅层并且其使用常规沉积技术形成。然后覆盖多晶半导体层92形成1.0至2.0微米数量级的平坦化光致抗蚀剂层93。
图16为在使用平坦化或批量去除方法去除层93、层92、和塞子91的暴露部分或上面部分之后，设备100的放大的部分剖面图。举例来说，常规的回蚀技术用于此去除步骤。或者，使用化学的机械平坦化技术。然后使用(例如)湿法化学蚀刻来去除层40(图15中所示)。接着，电介质层94覆盖主表面18形成并且包含(例如)厚度为约0.05微米至约0.09微米厚度的植入氧化物。然后在形成掺杂层26的制备中覆盖主表面18形成经刻划的光致抗蚀剂层96。
21然后引入用于掺杂层26的掺杂物并供给主表面18下方的半导体层14，使用经刻划的光致抗蚀剂层96作为掩模。在一个实施方式中，使用高能量的离子植入来为掺杂层26植入掺杂物。举例来说，使用MeV范围的磷植入，并且约1.0xl012个原子/cm2的植入剂量是足够的。在这个实施方式中，层26的掺杂浓度大于半导体层14的掺杂浓度以在通道45(如图1所示)和n-型层221之间提供具有较低电阻的路径。在一个实施方式中，高能力的植入将掺杂层26置于主表面18 (如图16所示)之下，以便掺杂层26为亚表面，然后去除经刻划的光致抗蚀剂层96。然后加热处理所植入的掺杂物以使n-型掺杂物扩散至半导体层14内至选择的深度。举例来说，掺杂层26延伸至约2.0微米至约3.0微米的深度。根据一个实施方式，在最终的结构中，掺杂层26具有大于主体区域31 (如图7所示)的深度。在可供选择的实施方式中，在如下文在图17中所述引入用于主体区域31的掺杂物之后使用组合的热处理步骤。在可供选择的实施方式中，掺杂层26在形成槽122之前形成。举例来说，掺杂层26在图8所示的硬掩模112形成之前形成。
图17显示在稍后的制作步骤中设备100的放大的部分剖面图。引入用于主体区域31的p-型掺杂物或将其提供在主表面18处。根据一个实施方式，主体区域31横向延伸覆盖所有或部分的补偿槽22。也就是说，主体区域31至少与p-型层222交叠。举例来说，使用约1.0xl0"个原子/cm2的硼植入剂量和约160KeV的植入能量的离子植入。在可供选择的实施方式中，使用一系列硼植入来形成主体区域31，首先进行较低剂量/较高能量的植入，之后接着进行渐增剂量和渐低能量的植入。在又一实施方式中，颠倒此顺序。热处理植入的p-型掺杂物以扩散和/或激活形成区域31的掺杂物。举例来说，主体区域31具有约1.0至约2.0微米的深度。
图18是完成形成控制或栅槽158的初步步骤之后，设备100的放大的部分剖面图。在早期步骤中，电介质层98覆盖电介质层94形成。举例来说，电介质层98包含约0.1微米至约0.2微米厚的氮化硅层并且其使用常规技术形成。接着，光致抗蚀剂层(未显示)覆盖电
介质层98沉积，并且形成控制槽158的开口。然后去除部分层98和94以暴露部分主表面18。然后去除光致抗蚀剂层。接着，自一般居中位于相邻的电荷补偿槽22之间的主表面18延伸形成控制槽158。举例来说，使用常规的各向异性干燥蚀刻来形成控制槽158。举例来说，控制槽158具有约0.4微米至约0.7微米的宽度并且具有大于主体区域31的深度。在优选的实施方式中，控制槽158具有大于掺杂区域26的深度。在一个实施方式中，控制槽158具有约l.O微米至约1.6微米的深度。
图19是进一步加工后设备100的放大的剖面图。在一个实施方式中，薄的热氧化物覆盖在控制槽158的暴露表面生长。然后将此氧化物去除。也去除电介质层98。接着，覆盖控制槽158的表面形成栅电介质层43。在一个实施方式中，栅电介质层43包含氧化硅并且具有约0.05微米至约0.1微米的厚度。在另一个实施方式中，沿控制槽158的底部和下侧壁部分的栅电介质层43较厚。然后，导电层，如掺杂或非掺杂多晶硅层覆盖在栅电介质层43之上沉积并且被部分去除以形成栅导电区域57。例如，栅导电区域57包含约0.2微米的掺杂或非掺杂多晶硅。如果栅导电区域57最初是非掺杂的，则随后在形成源极区域33期间此区域被掺杂。在一个实施方式中，栅导电区域57凹进主表面18之下。控制槽158、栅电介质层43和栅导电区域57共同形成控制结构157。在可供选择的实施方式中，控制结构157在形成电荷补偿槽22之前形成。这种可供选择的方法在热预算对层221和222的掺杂特征的影响受到关注时使用。掺杂区域26的构造方便地柔软到足以提供任一 方法顺序。
接着，沉积并刻划光致抗蚀剂层(未显示)以提供用于形成邻近控制结构157的源极区域33的开口。然后使用(例如)磷或砷离子植入和退火步骤来形成源极区域33。举例来说，使用砷植入，其中1.0xlO"个原子/ci^至约5.0xl015个原子/ 112的剂量是足够的。这种掺杂物使用(例如)在1030。C快速退火45秒钟来激活。在此实施方式中，源极区域33在控制结构157的两侧形成。
接着，覆盖主表面18形成层间电介质区域48。举例来说，层间电介质48包含沉积的氧化物并且具有约l.O微米数量级的厚度。然后使用常规的接触光致抗蚀剂和蚀刻方法形成来覆盖和暴漏主表面18的接触开口 116，如图20所示。在优选的实施方式中，使用各向异性蚀刻来去除半导体层14邻近源极区域33及主体区域31和补偿槽22上的部分。举例来说，自半导体层14去除足够的材料以延伸至源极区域33或更深的深度。然后添加另 一掺杂物至在主体区域31和补偿槽22之上的主体表面18部分以形成主体接触区域36。举例来说，使用硼离子植入，1.0xl0"个原子/cm2至约5.0xl0"个原子/cm2的植入剂量是足够的。然后使用(例如)快速退火方法来激活植入的掺杂物。然后，沿侧面去除部分层间电介质层48以暴露源极区域33 (在图7中显示)的上表面部分。然后覆盖主表面18形成源极接触层63并与源极区域33和主体区域36接触，如图7所示。在一个实施方式中，源极接触层63包含钛/氮化钛屏障层和覆盖屏障层形成的铝硅合金等。漏极接触层13覆盖半导体材料11的相对表面形成，如图7所示，并且其包含(例如)可焊接金属结构，如钛-镍-银、铬-镍-金等。或者，层13包含导电的环氧树脂等。
总之，本发明描述了具有槽结构的半导体设备，包括制造方法，所述槽结构具有单晶密封塞子。所述密封塞子尤其提供较低压力的密封构造，该构造还能降低槽的芯区域中污染物的掺入。这提供了更可靠的设备。此外，槽结构降低了接近槽的寄生设备的影响。所述的槽结构适于许多应用，包括但不限于槽隔离结构和超结结构。
尽管本发明根据其具体实施方式
进行了描述和例证，但本发明并不意欲受这些例证性实施方式的限制。本领域的技术人员应认识到可以在不背离本发明的实质的情况下进行改变和变化。因此，本发明涵盖所有这些变化和改变，如同它们落入所附权利要求的范围 一样。
2权利要求
1.一种半导体设备，所述设备包括具有主表面的半导体材料区域；自所述主表面延伸至所述半导体材料区域内的槽，其中所述槽具有上侧壁表面、下侧壁表面、和下表面；覆盖在所述槽的下侧壁表面和下表面上的电介质层；以及自所述槽的上侧壁表面延伸的单晶半导体塞子，其中所述单晶半导体塞子至少部分密封所述槽，并且所述单晶半导体塞子不覆盖在所述电介质层的主表面上。
2. 根据权利要求1所述的设备，其中所述单晶半导体塞子完全密封所述槽以提供密封的芯。
3. 根据权利要求1所述的设备，所述设备还包括覆盖所述槽的表面形成的至少两个单晶半导体层，其中所述至少两个单晶半导体层插入在所述槽的表面与所述电介质层之间，并且其中所述单晶半导体塞子自最外侧单晶半导体层的表面延伸。
4. 根据权利要求3所述的设备，其中所述至少两个单晶半导体层具有相反的导电类型以提供垂直的电荷补偿结构。
5. 根据权利要求4所述的设备，其中所述半导体材料区域和最内侧的单晶半导体层包括笫一导电类型，并且其中最外侧的单晶半导体层包括与第一导电类型相反的第二导电类型，并且其中所述设备还包括具有所述第二导电类型的主体区域，其在邻近垂直电荷补偿结构的半导体材料区域内形成；具有所述第一导电类型的源极区域，其在所述主体区域内形成；以及邻近所述源极和主体区域形成的槽控制结构，其中所述源极区域插入在所述槽控制结构和所述垂直电荷补偿结构之间。
6. —种半导体设备，所述设备包括具有主表面的半导体区域；自所述主表面延伸的在所述半导体区域内形成的槽；覆盖所述槽的表面形成的垂直电荷补偿结构，其中所述垂直电荷补偿结构包括邻接所述半导体区域的第一导电类型的第一半导体层；以及邻接所述导电层的与所述第一导电类型相反的第二导电类型的笫二半导体层；电介质层，所述电介质层覆盖所述第二半导体层的下侧壁表面和下表面形成，而保留所述第二半导体层的上侧壁部分暴露；单晶半导体塞子，所述单晶半导体塞子在所述槽的上面部分形成并且自所述第二半导体层的上侧壁部分延伸；槽控制结构，所述槽控制结构在所述半导体区域内形成，与所述垂直电荷补偿结构横向间隔开；主体区域，所述主体区域邻接并且介于所述槽控制结构和所述垂直电荷补偿结构之间，其中所述主体区域具有所述第二导电类型；以及源极区域，所述源极区域覆盖在一部分所述主体区域上并邻接所述槽控制结构。
7. 根据权利要求6所述的设备，其中所述单晶半导体塞子包含所述第二导电类型。
8. —种用于形成半导体设备的方法，所述方法包括下列步骤提供具有主表面的半导体材料区域；形成自所述主表面延伸的槽；覆盖所述槽的表面形成第一电介质层；覆盖所述笫一电介质层形成第二电介质层，其中所述第一和第二 电介质层包含不同的材料；在使用所述第二电介质层作为掩模层的同时，沿所述槽的上面部 分去除部分所述第一电介质层以提供暴露的侧壁部分；去除所述第二电介质层；以及形成自所述暴露的側壁部分延伸的半导体塞子。
9. 根据权利要求8所述的方法，其中所述形成所述半导体塞子 的步骤包括选择性地生长自所暴露的侧壁部分延伸的外延单晶半导 体塞子的步骤。
10. 根据权利要求8所述的方法，其中所述形成所述半导体塞子 的步骤包括形成导电类型与所述半导体材料区域的导电类型相反的 半导体塞子。
全文摘要
在一个实施方式中，本发明形成一种具有槽结构的半导体设备。所述槽结构包括沿所述槽暴露的上表面形成的单晶半导体塞子。在一个实施方式中，所述单晶半导体塞子密封所述槽以形成密封的芯。
文档编号H01L21/71GK101673737SQ200910140240
公开日2010年3月17日 申请日期2009年7月9日 优先权日2008年9月8日
发明者G·H·罗切尔特, G·M·格里瓦纳, M·T·库杜斯, 小J·M·帕西 申请人:半导体元件工业有限责任公司