具有竖直电荷补偿结构和次表面连接层的半导体装置以及方法

专利名称：具有竖直电荷补偿结构和次表面连接层的半导体装置以及方法
技术领域：
本发明一般涉及半导体装置，更具体地涉及功率半导体装置及其 制备方法。
背景技术：
金属一氧化物半导体场效应电晶体(MOSFET)是最常见的功 率转换装置。MOSFET装置包括源极区(source region )、漏极区(drain region)、在源极区和漏极区之间的沟道区(channel region )，以及 邻近沟道区构造的栅极结构。该栅极结构包括传导性栅极层，该栅极 层被构造临近于沟道区，但由薄介质层与沟道区分离。
当MOSFET装置处于接通状态(on state)，将电压应用于所述 栅极结构以在源极区和漏极区间形成传导沟道区，其允许电流流经所 述装置。在关闭状态下，应用于栅极结构的任意电压足够低以便不会 形成传导结构沟道，从而不会产生电流。当处于关闭状态时，该装置 必须在源极区和漏极区间支持高电压。
击穿电压(BVdss)和接通状态(Rdson)是两种针对高电压功 率—转换装置的重要的装置参数。对于具体应用而言，需要最小击穿
电压，且在实践中，设计者一般能够满足BVdss规格。然而，其经常 是以Rdson为代价。该性能的平衡(trade-off)对于高压功率一转换 装置的制造商和用户是很大的设计挑战。
近来，流行采用超结(superjunction )装置提高在Rdson和BVdss 之间的平衡。在传统的n沟道超结装置中，多个重掺杂n型和p型扩 散区替换一个轻掺杂n型外延区。在接通状态下，电流流经重掺杂n 型区，其降低了 Rdson。在关闭或锁定状态下，该重掺杂n型和p型区彼此耗尽或补偿以提供高BVdss。尽管从装置性能的观点来看超结 装置的前景仍然被看好，但在完美耐用的装置结构及制造方法的方面 仍存在挑战。
因此，需要高电压功率转换装置结构和制造方法以提供较低的 Rdson、较高的BVdss和更好的鲁才奉斗生能(robust performance )。


图1图示根据本发明的实施方式的半导体装置的放大的局部截
面图；和
图2 14图示制造工艺的各个阶段的图1所示半导体装置的放大
的局部截面图。
为了使视图简洁清楚，没有必要按照比例来绘制附图中的元件， 且在不同附图中的相同的参考编号一般指示相同的元件。另外，为了 使描述简洁，可以忽略已知步骤和元件的描述和细节。如本文所使用
的载流电极是指运载电流通过装置(诸如MOS电晶体的源级或漏极 或者双极电晶体的集电极或者二极管的阴极或阳极)的装置元件，且 控制电极是指控制电流通过装置(诸如双极电晶体的基极或者MOS 电晶体的栅极)的装置元件。尽管该装置是按照本文的某些N型沟道 装置来解释的，本领域的一般技术人员将理解P型沟道装置和补偿装 置根据本发明也是可能的。为了使附图清楚，图示装置结构的掺杂区 一般具有直线边界和角度精准的转角。然而，本领域的技术人员理解 由于掺杂物的扩散和激活，掺杂区的边界基本上不是直线且转角不是 精确的角度。
另外，本说明书的结构可以具体表达单元基极设计(其中所述主 体区是多个不同的且分离的单元区)或单个基极设计(其中所述主体 区是伸张形单个区域，该单个区域一般为具有附件连接的蛇形或中心 部分)。然而，为了便于理解，贯穿本说明书，本说明书的装置将作 为单元基极设计来叙述。应该理解的是，本公开意图包括单元基极设 计和单个基极设计。
具体实施例方式
图1示出根据本发明的实施方式的绝缘栅场效应电晶体
(IGFET) 、 MOSFET、超结装置、超结结构、电荷补偿的或转换装 置或单元IO。举例说明，装置10在很多装置中，诸如与逻辑集成和/ 或其它进入半导体芯片(作为功率集成电路的部分)的部件。或者， 装置IO在这样的装置(集成在一起以形成分立式电晶体装置)中。
装置10包括半导体材料ll的区，其包括例如，n型硅基片12， 其具有在约0.001至约0.01欧姆-cm的范围的电阻系数，且可以掺杂 砷或磷。在所示的实施方式中，基片12提供针对装置10的漏极区， 其临近于导体层13。半导体层14在基片12中或其上形成且为n型或 p型且掺杂足够轻以便不影响在下文叙述的槽补偿中的电荷平衡。在 一个实施方式中，使用普通外延生长技术来形成层14。在一个适于 600伏特装置的实施方式中，层14掺杂n型或p型，其掺杂物浓度为 约1.0xl0"原子/cn^至约5.0x10"原子/cm、且具有在约40微米至约 60微米的数量级的厚度。请注意，尽管半导体层14在该附图中所示 比基片12厚，但实际上基片12更厚。为便于理解，在附图中以这种
方式来表示o
在一个实施方式中，层14的一部分在装置10的活性区部分掺杂 p型，而层14的另外部分掺杂在装置的边缘端部分掺杂n型。层14 的厚度取决于装置10的所需的BVdss率而增大或减小。在另外的实 施方式中，半导体层14包括分度的具有半导体层14 (具有更高的接 近于基片12的掺杂物浓度)的掺杂物分布，以及对于其厚度至主表 面18的平衡而逐渐地或突然地转换至较低浓度。
其它材料用于半导体材料11或其部分的体，包括硅1、硅一 锗一碳、碳一掺杂的硅、in-材料等等。另外，本领域的技术人员将
理解绝缘的双级电晶体(IGBT)装置yi8本结构获得，例如通过将基 片12的传导性类型改变为p型(即与半导体层14相反)。
装置10进一步包括彼此分离的填充的槽，补偿槽、半导体材料
7填充的槽、电荷补偿的槽区、深槽电荷补偿区、电荷补偿填充槽、补
偿槽、固定的竖直的电荷补偿结构、或固定的电荷补偿区22。如本文 所使用的，电荷补偿一般指导电类型相反的层的总电荷基本上平衡或 相等。电荷补偿的填充的槽22包括半导体材料220的多个层或复合 层，包括传导(即至少n型和p型的一个)类型相反的至少两个层， 其可以由固定的、緩冲或轻掺杂半导体(多个)层分离。如图l所示， 材料20包括n型半导体材料的层221，该材料沿所述槽的侧壁表面连 接半导体层14。
根据优选的实施方式，层221具有与源极区33导电类型相同的 导电类型，并且当装置10处于接通状态时形成初级竖直低电阻电流 途径，该电流从该沟道至该漏极。由补偿p类型半导体材料的层222 形成覆盖层221。例如，n类型层221和p类型层222具有掺杂物浓 度，其数量级为约1.0xl0"至约1.0xl0"原子/cm3，且各个具有约O.l 微米至约0.4微米的厚度。当装置IO处于关闭状态时，p类型层222 和n类型成221彼此补偿以提供增加的BVdss特征。尽管图1中没有 示出緩冲层，但可以理解，其可以存在于制造的更早的步骤中。在优 选的实施方式中，半导体材料220的层包括单一晶体半导体材料。关 于电荷补偿的槽22和半导体材料220的层的另外的细节结合图4和 图5在下文中描述。
在优选的实施方式中，装置10包括介质层28，其由半导体材料 220的覆盖层。在一个实施方式中，介质层28是具有约0.2微米厚度 的掺杂二氧化硅层。在所示的实施方式中，构造电荷补偿的槽22或 用空的或用密封的位于中心的核心29形成，且用插头结构91来封闭。 在优选的实施方式中，插头91包括单个晶体半导体材料，其沿半导 体材料220的层的在上部分向外生长以密封电荷补偿的槽22。在一个 实施方式中，单个晶体半导体材料随后被平整化，以便插头91的上 表面接近于主表面18。在另外的实施方式中，电荷补偿的槽22是无 孔的，且用材料填充，所述材料诸如电介质、多晶体半导体材料、单 晶体半导体材料或其组合。尽管未示出，据了解，在装置10的形成过程中，来自高掺杂基 片12的n型掺杂物扩散进入电荷补偿槽22的下部，从而基片12内 的电荷补偿槽22的那些部分成为更重掺杂化n型部分。
装置IO还包括槽、基板、形成在半导体层14内并在电荷补偿槽 22之间毗邻其的主体或掺杂区31。主体区31从半导体材料11的主 表面18伸出。在一个实施方式中，主体区31具有p型传导率，并且 其掺杂浓度适于形成起装置10的传导沟道45作用的反转层。主体区 31自主表面18延伸约1.0-5.0微米的深度。如上所述，主体区31包 括多个独立分散区，或者包括具有选择性形状的连通的单个或一般扩 散区。
N型源才及区33形成在主体区31内部或上方，并且自主表面18 延伸约0.2-0.5微米的深度。在所示出的实施方式中，部分主表面18 向下延伸，之后从源极区33的边界向上延伸，从而通过源极接点层 63使得源极区33的水平表面和竖直表面形成接触。在每个主体区31 的至少一部分内形成p型主体接触区36。主体冲妄触区36#皮构造以对 主体区31提供较低的接触电阻，并且降低在源极区33下方的抑制寄 生双极效应的主体区31的片电阻。
根据优选实施方式，如图1所示，主体接触区36和主体区31 覆盖于电荷补偿槽22的上方，此外构造源级接触层63以对电荷补偿 槽22内的p型层222提供欧姆接触并建立与电荷补偿槽22内的p型 层222的连续性。该欧姆接触结构被构造以对p型层222提供接地结 构，用以消除主表面18的横向电场并提高装置10的击穿电压性能。 该结构还消除存在于主表面18的邻近和存在于电荷补偿槽22的内部 或邻近的任何缺陷的影响。装置10的该结构大大简化了与层222接 触的能力，这对于最优化装置性能是必须得。尤其是，使得装置10 避免了在电荷补偿槽22的上部使用任何复杂形貌，以简化了欧姆接 触结构和方法。
装置10进一步包括毗邻主体区31和源极区33的沟槽闸或控制 结构157。控制结构157与邻近的电荷补偿槽22横向相隔。也就是说，控制结构157不覆盖于电荷补偿槽22的上方。沟槽闸结构157包括 闸槽158和形成在闸槽158上方的闸介质层43。在一个实施方式中， 闸介质层43包括氧化硅，并且其厚度约为0.05-0.1微米。在另一实施 方式中，闸介质层43在闸槽158的下表面处具有一厚度，该厚度大 于沿闸槽158的侧壁的闸介质层43的厚度。在替代实施方式中，闸 介质层43包括氮化硅、五氧化钽、二氧化钛、钛酸锶钡或其包括与 氧化硅等的组合的组合。
沟槽闸结构157进一 步包括形成在控制槽或闸槽158内的导电闸 区57，并且该结构位于闸绝缘层43的上方。在一个实施方式中，源 极区33介于导电闸区57和电荷补偿槽22之间。例如，导电闸区57 包括n型多晶硅。如图所示，尽管导电闸区57向下凹入主表面18， 导电闸区57可伸出主表面18。沟槽闸结构157净皮构造以控制沟道45 的形成和装置10内的电流传导。
为了易化次表面(sub-surface)的电流通路，装置10进一步包 括n型掺杂层或次表面掺杂层26。具体地构造掺杂层26以在沟道45 的漏极端和n型层221之间提供次表面传导通路。该掺杂层26是在 电荷补偿槽22内的主传导层或竖直传导通路。即，装置10内的电流 竖直通过沟道45，之后水平通过掺杂层26，随后竖直通过层221。掺 杂层26被构造，从而电流通过导电类型(p型)与掺杂层26 (n型) 相反的主体区31和主体接触区36与主表面18相隔离。该隔离结构 保持传导通路远离在表面附近的缺陷区，从而避免任何传导相关问 题。此外，接地的p型层222的结构进一步隔断任意高缺陷密度区对 主传导通路的影响。另外，通过安置主体区31和主体接触区36以使 其覆盖于掺杂区26上方，提供环绕n型层221和掺杂层26的优选凹 形结。这有利于提高BVdss (击穿电压)。
装置10进一步包括形成在主表面18上方的层间介质区48。该 层间介质区48 ^皮图形化以对主体4妄触区36和源极区33提供开口。 层间介质区48的一部分覆盖于沟槽闸结构57的左上方以隔离传导闸 区57。例如，层间介质区48包括例如沉积氧化物的氧化硅，并且其厚度约为0.4-1.0微米。
源级接触层63形成在主表面18上方，并且其与源极区33和主 体接触区36相接触。在一个实施方式中，源级接触层63包括钛/氮化 钛阻挡层和在阻挡层上方形成的硅铝合金等。漏极接触层13形成在 半导体材料11的反表面上方，并且例如其包括可软焊金属结构，例 如钛镍银、铬镍金等等。
总而言之，装置10的结构和方法是将主传导层221布置在邻近 电荷补偿槽22的侧壁表面处。装置IO使用沟槽闸的控制结构157， 该控制结构157使得沟道45的漏极端与主表面18或次表面相隔。装 置10将电连接沟道45的次表面漏极端和主传导层221的次表面漏极 层26并入电荷补偿槽22内。该方法移动主电流沟道远离装置的表面， 这使其更容易抑制问题和缺陷从而提高性能。此外，因如此构造装置 IO的主电流沟道，所以筒化了在p型补偿掺杂层222、主体区31、主 体接触区36和源级接触区63之间形成欧姆接触结构。
装置10的操作运行如下。假设源级终端63在零伏特电势Vs下 正在操作，传导闸区157接受大于装置10的传导阈值的控制电压 VG=5.0伏特，并且漏极终端13在漏才及电势VD=5.0伏特下操作。VG 和Vs电压值使得主体区31反置邻近的传导闸区157以形成电连接源 极区33和掺杂区26的竖直沟道45。装置电流In流自漏极终端13， 并且按路线流过n型层221、掺杂层26、沟道45、源极区33到达源 级终端63。因此，电流In竖直流过n型层221以使电阻降低，并水 平流过保持电流通路与主表面18相隔的次表面掺杂层26。在一个实 施方式中，Id等于1.0安培。为了将装置IO切换到关闭状态，对传导 闸区157施加低于装置的传导阈值的控制电压Vg(例如，Vg小于5.0 伏特)。这使得离开通过45，并且Io不再流过装置10。在关闭状态 下，n型层221和p型层222彼此补偿作为延伸自主阻挡结的耗尽区， 该耗尽区提高BVdss。装置10的另一优点是p型补偿掺杂区222、主 体区31、主体接触区36和源级接触区63之间的简化的欧姆接触提高 切换特性。例如，装置10从开启状态切换至关闭状态，欧姆接触更加有效地从该结构引出电子和空穴。现在转向图2-14，描述了根据优选实施方式的用于形成装置10 的工艺。图2示出在制造初始阶段的装置10的局部截面放大示意图。 连同上述图1提供具有半导体材料体11的材料特征的范例。在初始 阶段，介质层40形成在主表面18的上方，并且其包括例如约0.2微 米厚度的热氧化层。之后在介质层40上方形成包括不同于介质层40 的材料的介质层44。举例说明，如果第一介质层40是氧化硅，介质 层44是氮化硅。在一个实施方式中，介质层44约为0.2#:米厚度的 氮化硅，并且其是使用传统沉积技术形成的。其次，在介质层44上 方形成介质层46,该介质层46包括约0.6孩么米厚度的沉积二氧化硅。 这些层为后续处理工艺提供一个硬膜结构样本112。图3示出在制造后续阶段的装置10的局部截面放大示意图。使 用传统的光刻和材料去除技术图形化硬膜结构112以形成暴露部分主 表面18的开口72。举例说明，开口 72的宽度74约为3.0-4.0微米。 其次，形成穿过开口 72并从主表面18延伸入半导体层14的沟槽122。 在一个实施方式中，半导体层14在相邻的两个沟槽122之间的宽度 75约为2.0-3.0微米。为了易于理解本实施方式，如图所示，宽度75 大于宽度74，并且宽度75可小于或等于74。在一个实施方式中，沟 槽122延伸入至少衬底12的一部分。沟槽122的深度由作为BVdss 的函数的半导体层14的厚度所确定。在一个实施方式中，使用基于化学用氟或氯进行蚀刻的深反应离 子蚀刻(DRIE)形成沟槽122。几个技术包括冷冻、高密度等离子体 或博世DRIE (Bosch DRIE)处理可供DRIE蚀刻沟槽122。在一个 实施方式中，沟槽122的侧壁基本竖直。在替代实施方式中，沟槽122 具有锥形剖面，其中覆盖于沟槽下表面的沟槽宽度小于宽度74。尽管 如前所述沟槽122是复数的，不用说沟槽122也可是单个连续沟槽或 连通的沟槽阵。或者，沟槽122可以是具有密封端并由部分半导体材 料体11分隔的多个独立槽。沟槽122的深度在约3.0-100微米的范围 内。图4示出在制造后期阶段的装置10的部分截面放大示意图。此 阶段，在沟槽122内形成、生长或沉积半导体材料层220作为形成电 荷补偿沟槽22的第一步。在一个实施方式中，使用单晶半导体外延 生长技术形成半导体材料层220。在第一步骤中，在沟槽122的侧壁上形成例如热氧化物的薄氧化 层(未示出)以消除由材料去除步骤造成的任何表面损伤。然后使用 传统各向同性蚀刻技术去除该薄氧化层(例如10: l的湿法氧化物剥 离)。其次，将半导体材料11放入外延生长反应室，并且第一步在 外延生长反应室内预清洗该半导体材料。如果选取硅作为半导体材料 用于形成半导体材料层220，例如三氯硅烷(SiHCl3) 、 二氯甲硅烷 (SiH2Cl2)、珪烷(SiH4)或乙硅烷(Si2H6)的硅源气体适用于形 成这些层。现在根据图5描述半导体材料层220的优选实施方式的形成，图 5是图4所示沟槽122的一部分5的局部截面示意图。在优选实施方 式中，以连续方式在外延反应器内部生长组成半导体材料层220的任 何层。此外，发现当形成半导体材料层220时，减压外延反应器是首 选的。具体地，优选设定外延生长条件以提供约等于或大于沟槽122 的深度的平均自由程。还优选沟槽122的高宽比在约1: 1-30: 1的范 围内以提供高质量外延层。进一步优选使用选择性外延生长工艺以避免在介质层46上方生 长外延硅，这将产生多晶硅。通过向外延生长腔室添加足够抑制介质 层上的硅生长的剂量的氯化氩气体而控制选择性生长。优选，当使用 二氯甲硅烷或硅烷作为硅源气体，设定氯化氢流速在大于零至约4-5 倍硅源气体的流速的范围内。在替代实施方式中，生长隔氧层(blanket layers)(即，除沟槽122之外在主表面18上方生长的层)，并且使 用平整化技术去除覆盖于主表面18上的部分隔氧化层。在所示的实施方式中，首先沿沟槽122的表面形成厚度约 0.05-0.1微米的本征层21。本征层21优先是不掺杂的，尤其是其作用 为消除在沟槽122的侧壁和下表面上的任何不规则。然后用适合的磷、砷或锑掺杂源在层21上方形成n型层23。在一个实施方式中，n型 层23是轻掺杂的，并且其掺杂浓度大约为1.0xl0"-1.0x1017原子/cm3。 n型层23的厚度一般小于约1.0微米，并且厚度的优选范围为约 0.1-0.4微米。其次，本征层24形成在n型层23的上方，并且其厚度为约0.1-0.4 微米。优选，本征层24是不掺杂的。之后，以硼作为适当的掺杂源 在第二本征层24上方形成p型层25。举例说明，p型层25的掺杂浓 度大约为1.0xl015-1.0xl017原子/cm、P型层25的厚度一般小于约1.0 微米，并且厚度的优选范围为约0.1-0.3微米。本征层24的一个目的 在于通过降低在低漏极电压时的层23和25的相互耗尽而提高传导， 这提供较高的传导率。其次，本征层27形成在p型层25的上方，并且其厚度约0.1-1.0 微米。在后续热处理过程中，在n型层23内的n型掺杂物扩散入本 征层21和24内以形成如图1和4所示的n型层221，并且p型层25 扩散入本征层24和27内以形成如图1和4所示的p型层222。为了 易于理解，未在其它图中示出在图5内所示出的多层。设置n型层221 和p型层222的掺杂浓度和厚度以在装置10运行过程中提供适当平 衡的电荷。在优选实施方式中，沟槽122的中心或中心部分是左开的 (即，该部分没有完全被固体材料所填充)。此外，在优选实施方式 中，在形成半导体材料层220之后，清除外延反应器内的氯化氢、源 气体和掺杂气体，并且在升高的温度下将装置10暴露给氢气。这平 滑半导体材料层220的外部表面的形貌，这尤其提高包括形成插头91 的后续处理工艺。图6示出在制造的更进一步阶段中的装置10的局部截面放大示 意图。第一介质层形成在主表面18和在沟槽122内的半导体材料层 220的上方。举例说明，该第一介质层包括氧化物。在一个实施方式 中，形成0.02微米的干氧化物，随后沉积约0.2微米的氧化物。其次， 在第一介质层上方形成第二介质层。在一个实施方式中，第二介质层 包括约O.l微米的氣化硅。使用传统的沉积技术形成第一或第二介质层。之后，使用传统的干法蚀刻技术回蚀第一和第二介质层剩下在沟槽122内的每个材料的介质阁圈、阁圏层或介质层28和62，如图6 所示。在所述的范例中，层28包括约0.02微米的干氧化物和约0.2 微米的沉积氧化物，并且层62包括约0.1微米的氮化硅。其次，如示出进一步处理之后的装置10的局部截面放大示意图 的图7所示，将介质层28暴露给附加的选择性蚀刻步骤以去除介质 层的上部，从而介质层28自介质层62的上表面凹陷。举例说明，如 果介质层28包括氧化物，那么使用稀释的氟化氢湿法蚀刻(即，稀 释比10: 1约8-11分钟的蚀刻)使介质层28向介质层62下方大约凹 陷1.2微米。在这些步骤中，还可去除介质层46。如图8所示，之后 可使用传统材料去除技术去除介质层62和44.图9示出在附加处理工艺之后的装置10的局部截面的放大示意 图。根据优选实施方式，在沟槽122的剩余开口内，在介质层28上 方，沿半导体材料层220的外露部分形成外延插头、单晶插头、半导 体材料插头或半导体插头区91。根据该实施方式，插头91包括导电 类型与半导体层14相反的外延半导体材料。在如图所示的实施方式 中，插头91是p型的。在一个实施方式中，插头91的掺杂浓度在约 1.0x1017原子/cm3和1.0xl0"原子/cm3之间。在替代实施方式中，插 头91是不掺杂的。优选，使用减压和选择性外延生长技术形成插头 91。在一个用于形成插头91的实施方式中，二氯二曱烷源气体与氢 和HC1 —起使用，使得只对槽122的上部选择性生长。在替代的实施 方式中，使用甲硅烷、乙硅烷或三氯甲硅烷源气体。依据所选择的生 长温度，将反应器压力设置在约十托至大气压力的范围内。在一个实 施方式中，使用单个晶片反应器，其反应器压强约为20托。二氯甲 硅烷的适宜的生长温度范围为从约950摄氏度至约1050摄氏度。甲 硅烷或乙硅烷的适宜的生长温度范围为从约575摄氏度至约700摄氏 度。三氯氯甲硅烷的适宜的生长温度范围为从约1050摄氏度至约1175 摄氏度。在较高生长温度时必须谨慎，以避免在各种外延层或装置10的掺杂区中不必要的掺杂剂的混合。在一个实施方式中，插头91的 厚度在约0.10微米至约0.60微米的范围内。通过实施方式的方法， 依据插头91的预期的结构对厚度进行调整(例如，接近闭合、完全 闭合或过度生长)。在一个实施方式中，当使用选择性的外延生长和二氯甲硅烷时， 采用约0.30微米每分钟的生长率。当使用非选择性技术和二氯曱硅烷 时，采用范围在约1.0微米每分钟至约2.0微米每分钟的生长率。气 体流速依据反应器构型，并根据必须的生长条件和结构进行设定。在 一个实施方式中，在选择性生长过程中使用下面的气体流速范围，以 在闭合的构型中使用二氯甲硅烷形成插头91:氢为30-40标准升每分 钟(slm) ， HC1为0.70-0.80 slm， 二氯曱硅烷为0.20-0.25 slm。根据一个优选的实施方式，构造插头91以密封槽122的空隙29, 并使用介质/多晶或多晶填充技术，以最小的缺陷和对结构可忽略不计 的压力进一步构造以密封。通过遏制缺陷和压力，改善了装置10的 可靠性和质量。在一个实施方式中，密封的核心29处于约20托的真 空之下，在密封的核心29中存在来自外延生长过程的少量的氢。形成插头91后，在主表面18的上面形成了多晶半导体层92。 通过实施方式的方法，层92包括约0.6微米至约0.9微米厚的多晶硅 层，并采用传统的沉积技术形成。然后在多晶半导体层92的上面形 成大约1.0至2.0孩i米的平整光致抗蚀层(planarizing photo resist layer) 93。图10示出采用平整或大体除去工艺除去层93、层92、及暴露的 或插头91的上部后，装置10的放大的局部截面图。通过实施方式的 方法，将传统的反蚀技术用于该除去步骤。在替代的实施方式中，使 用化学机械平整(化学机械抛光)技术。然后，例如采用湿化学腐蚀 法除去层40。下一步，在主表面18的上面形成介质层94，其包括， 例如，厚度为约0.05微米至约0.09微米的注入氧化物。然后在主表 面18的上面形成有图案的光致抗蚀层96，为形成掺杂层26做准备。根据一个优选的实施方式，在主表面18下面采用有图案的光致抗蚀层96作为掩膜，然后将掺杂层26的掺杂剂引入或提供至半导体 层14。在一个实施方式中，采用高能量离子注入技术，将掺杂剂注入 掺杂层26中。通过实施方式的方法，使用MeV范围含磷的注入物， 约1.0x1012原子/cm2的注入剂量就足够了。在该实施方式中，层26 的掺杂剂浓度大于半导体层14的掺杂剂浓度，以便提供沟道45 (图 l示出)和n-型层221之间已降低电阻的路径(path)。在一个优选 的实施方式中，如图10所示，将高能量注入剂置于主表面18下面的 掺杂层26,以使掺杂层26成为次表面。然后除去有图案的光致抗蚀 层96。通过实施方式的方法，将掺杂层26延伸至约2.0微米至约3.0 微米的深度。根据一个优选的实施方式，在最终结构中，掺杂层26 的深度大于主体区31的深度。在一个替代的实施方式中，如下所述， 在主体区31引入掺杂剂后，采用組合的热处理步骤。在一个替代的 实施方式中，在槽122形成之前，形成掺杂层26。通过实施方式的方 法，如图2所示，在硬膜112形成之前，形成掺杂层26。图11示出在装配的后续步骤中，装置10的放大的局部截面示意 图。在主表面18引入或提供了主体区31的P-型掺杂剂。根据一个优 选的实施方式，主体区31侧面延伸至覆盖全部或部分电荷补偿槽22。 那就是主体区31至少覆盖p-型层222。通过实施方式的方法，采用约 1.0xl0"原子/cm2的硼注入物剂量和约160KeV的注入物能量的离子 注入技术。在一个替代的实施方式中，使用一系列的硼注入体以形成 主体区31，首先产生具有较轻剂量/较高能量注入体，随后发生的是 剂量逐渐增加和注入体能量逐渐减少。在进一步的实施方式中，这个 顺序是相反的。注入的p-型掺杂剂是经过热处理的以使掺杂剂扩散和 /或激活掺杂剂以形成区31。通过实施方式的方法，主体区31具有约 1.0至约2.0微米的深度。图12是在完成形成控制或栅极槽158的预备步骤之后，装置10 的放大的局部截面示意图。在早期的步骤中，在介质层94的上面形 成介质层98。通过实施方式的方法，介质层98包括约0.1微米至约 0.2微米厚的氮化硅层，并采用传统技术形成。下一个光致抗蚀层(未示出)；故置于介质层98的上面，形成一个开口，用于控制槽158。然 后除去层98和94的一部分以暴露出主表面18的一部分。然后除去 光致抗蚀层。下一步，从主表面18延伸形成控制槽158，大致位于相 邻的电荷补偿槽22之间的中心。通过实施方式的方法，4吏用传统的 各向异性干法腐蚀以形成控制槽158。通过实施方式的方法，控制槽 158的宽度为约0.4微米至约0.7微米，其深度大于主体区31的深度。 在一个优选的实施方式中，控制槽158的深度大于掺杂区26的深度。 在一个实施方式中，控制槽158的深度为约2.2孩i米至3.2孩史米。
图13是进一步处理后装置10的放大的局部截面示意图。在一个 实施方式中，薄的导热氧化物覆在控制槽158的暴露表面生长。然后 除去该氧化物。介质层98也被除去。下一步，在控制槽158的表面 上形成栅极介质层43。在一个实施方式中，栅极介质层43包括二氧 化硅，其厚度为约0.05微米至0.1微米。在另一个实施方式中，沿着 控制槽158的底部和下侧壁部分，栅极介质层43较厚。然后导电层 例如掺杂或未掺杂的多晶硅层在栅极介质层43的上面沉积，并被部 分除去以形成栅极导电区57。例如，栅极导电区57包括约0.2微米 的掺杂或未掺杂的多晶硅。如果栅极导电区57最初未被掺杂，那么 该区随后将在源极区33形成的过程中被掺杂。在一个实施方式中， 栅极导电区57凹入主表面18的下面。 一并地，控制槽158、栅极介 质层43和栅极导电区57形成了控制结构157。在一个替代的实施方 式中，控制结构157形成于电荷补偿槽22的形成之前。当考虑热预 算对层221和222的掺杂剂性质的影响时使用该替代的方法。掺杂区 26的构造方便灵活，足以支持任意一个工艺步骤。
下一步，对光致抗蚀层(未示出)进行沉积并绘上图案以提供开 口用于与控制结构157相邻的源极区33的形成。然后采用例如辨或 砷离子注入和退火步骤，形成源极区33。通过实施方式的方法，使用 足够的剂量为1.0xl0"原子/cm2至约5.0X10"原子/cm2的砷注入物。 例如，在1030摄氏度时采用45秒快速退火激活掺杂剂。在该实施 方式中，在控制结构157的两端均形成源极区33。下一步，在主表面18的上面形成层间介质区48。通过实施方式 的方法，层间介质48包括沉积的氧化物，并具有约l.O微米量级的厚 度。然后使用传统接触光致抗蚀剂和腐蚀工艺以形成接触开口 116， 覆在并暴露于主表面18的部分上，如图14所示。在一个优选的实施 方式中，然后使用各向异性腐蚀以除去半导体层14与源极区33相邻 并在主体区31和补偿槽22之上的部分。通过实施方式的方法，除去 半导体层上足够的材料以延伸至约源极区33的深度或更深。然后将 加入另外的掺杂剂加入至主体区33和补偿槽22上方的主表面18的 部分，以形成主体接触区36。通过实施方式的方法， 一使用硼离子注入 物，足够的注入物的剂量为大约1.0xl0"原子/cm2至约5.0xl0"原子 /cm2。然后采用例如快速退火工艺将注入的掺杂剂激活。然后沿着边 缘除去层间介质层48的部分已暴露源极区33的上表面的部分(如图 1所示)。然后在主表面18的上面形成源接触层63,使之同时与源 极区33和主体区36相4妄触，如图1所示。在一个实施方式中，源接 触层63包括钛/氮化钛阻挡层和阻挡层上面形成的铝硅合金层，等等。 如图1所示，在半导体材料11的相对的表面上面形成漏极接触层13, 其包括例如可软焊的金属结构诸如钛-镍-银、铬-镍-金，等等。
总之，已经叙述了包含制备方法在内的一种新型开关装置结构， 该结构具有电荷补偿槽区、槽控制结构和次表面掺杂层，并能将槽控 制结构电耦合至电荷补偿槽区。其中，次表面掺杂区提供了次表面主 要导电路径，该路径将导电路径与压力和缺陷区隔离。这改进了装置 的性能。此外，这一设计简化了与电荷补偿槽区接触的欧姆接触结构 的形成。
尽管已经叙述并用有关具体实施方式
举例说明了本发明，但是这 并不意味着本发明局限于这些说明性的实施方式。那些本领域的技术 人员将认识到在不脱离本发明精髓的情况下能够做出修正和变更。因 此，这表明本发明包含的所有这些变更和修正均在所附的权利要求的 范围内。
19
权利要求
1.一种半导体装置，包括半导体材料的主体，其形成有竖直电荷补偿结构并具有主表面，其中所述竖直电荷补偿结构包含至少一个第一导电类型半导体材料的导电层和至少一个第二导电类型半导体材料的补偿层，其中所述第二导电类型与所述第一导电类型相反；第二导电类型的主体区，在与所述竖直电荷补偿结构邻近的半导体材料的所述主体中形成；第一导电类型的源极区，在邻近所述主体区处形成；槽控制结构，在所述源极区和所述主体区邻近处形成，其中所述源极区被插入在所述槽控制结构和所述竖直电荷补偿结构之间，其中构造所述槽控制结构以在所述主体区内形成沟道区；和第一导电类型的掺杂区，在所述主体区的下面形成，并被构造以将所述沟道区的漏极端电连接至所述导电层。
2. 根据权利要求1所述的装置，进一步包括覆盖在所述主表面上并且电耦合至所述源极区、所述主体区和所述补偿层的导电层。
3. 根据权利要求1所述的装置，其中所述竖直电荷补偿结构包括具有侧壁和下表面的基本竖直槽，其中所述导电层覆盖在所述侧壁和所述下表面上，其中所述补偿层覆盖在所述导电层上。
4. 根据权利要求1所述的装置，其中所述主体区将所述掺杂区与所述主表面电隔离。
5. 根据权利要求1所述的装置，进一步包括在所述主体区中形成的第二导电类型的主体接触区，其中所述主体接触区覆盖在所述竖直电荷补偿结构的上部上。
6. —种半导体装置，包括 具有主表面的半导体区；竖直电荷补偿结构，在所述半导体区中形成，从所述主表面延伸， 其中所述竖直电荷补偿结构包含与所述半导体区邻接的、具有第一导 电性的第一半导体层，及与所述第一半导体层邻接的、具有与所述第 一导电类型相反的第二导电类型的第二半导体层，以及其中所述第一 半导体层是导电层而其中所述第二半导体层是补偿层；槽控制结构，在所述半导体层中形成，并与所迷竖直电荷补偿结 构横向相隔；主体区，邻接并在所述槽控制和所述竖直电荷补偿结构之间，其 中所述主体区具有所述第二导电类型；源极区，覆盖在所述主体区的一部分上，并与所述槽结构邻接；第一导电性的掺杂区，位于所述主体区的下面，被构造以提供在 所述源极区和所述导电层之间的次表面电流路径；和导电层，覆盖在所述主表面的上面，并电耦合至所述源极区、所 述主体区和所述补偿层。
7. 根据权利要求6所述的装置，进一步包括在所述第二半导体 层上面形成的緩沖层。
8. 根据权利要求6所述的装置，进一步包括插入所述第一和第 二半导体层之间的緩沖层。
9. 根据权利要求6所述的装置，其中所述半导体区包括具有所 述第一导电类型的半导体村底和覆在所述半导体衬底上的具有所述 第二导电类型的半导体层。
10. —种形成半导体装置的方法，包括以下步骤提供具有主表面的半导体材料的主体；在所述半导体材料的主体中，形成竖直电荷补偿结构，其从所述 主表面延伸，其中所述竖直电荷补偿结构包含至少一个第一导电类型 的导电层和至少一个与所述第一导电类型相反的第二导电类型的补 偿层；在所述半导体材料的主体中形成槽控制结构； 在所述半导体材料的主体中形成具有所述第一导电类型的掺杂区；在所述半导体材料的主体中形成具有所述第二导电类型的主体 区；和形成临近所述主体区形成的具有所述第一导电类型的源极区，其 中所述源极区被插入在所述槽控制结构和所述竖直电荷补偿结构之 间，其中构造所述槽控制结构以形成所述主体区中的沟道区，其中构 造所述掺杂区以将所述沟道区的漏极端与所述导电层电连接。
全文摘要
在一个实施方式中，形成半导体装置，其具有竖直放置的电荷补偿槽、槽控制区和次表面掺杂层。所述竖直放置的电荷补偿槽包含至少一对导电类型相反的半导体层。构造所述槽控制区以提供通常竖直的沟道区域，其将源极区电耦合至所述次表面掺杂层。进一步构造所述次表面掺杂层以将所述沟道的所述漏极端电连接至所述竖直放置的电荷补偿槽。构造主体区以将所述次表面的掺杂层从所述装置的所述表面分离。
文档编号H01L29/06GK101673764SQ20091014922
公开日2010年3月17日 申请日期2009年6月10日 优先权日2008年9月8日
发明者G·H·罗切尔特, P·J·兹德贝尔 申请人:半导体元件工业有限责任公司