专利名称：一种存储器阵列的制作方法
技术领域：
本发明涉及半导体领域的数据存储器，尤其涉及一种针对闪存而设计的存储器阵列。
背景技术：
闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。 现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过縮小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器件的编程电压进一步减小将会面临着很大的挑战。现有的闪存一般为分栅结构。分栅式闪存由于其特殊的结构，相比其他结构在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免"过擦除"等优点，应用最为广泛。但是由于分栅式闪存相对于其他结构的闪存，比如堆叠栅闪存多了一个字线从而使得存储器的面积也会增加。 为了把较高组装密度的存储器单元引进半导体存储器件，存储器件电路的设计布局也必须随之而采用越来越小的尺寸。为了解决由存储器单元的高密度组装所引起的各种问题，必须改进半导体存储器件的结构。 目前已经提出很多尝试增加存储器单元密度的解决方案。例如在一欧洲专利(专利号0109853)申请中，描述了在有许多位线而这些位线被当做若干金属氧化物晶体管源极和漏极区域之半导体衬底上所形成的金属氧化物晶体管阵列。在位线上方形成与位线绝缘且垂直交叉之多个传导字线；每个传导字线被用作金属氧化物晶体管的栅极。因而在存储器阵列中的每一个晶体管均形成于具有两个位线和单一字线的区域中，且与每一位线有单一接点。为了减少危险和传导线之间的电容，在位线上产生一氧化场薄层以隔离位线和多晶硅线。此外，在相邻位线和相邻多晶硅线之间，一般需要一层厚的氧化场层以隔离存储器单元与其相邻单元，使他们之间的点耦合减到最少。由于每一位线须连接一导电金属接
触线，因此在圆片上一定要有相当高密度的金属线。而增高单元的密度将会增加金属线的密度，如此在制造上很困难，因为所需的遮蔽和刻蚀步骤将需要产生非常细致的线。因此，这种增加存储器单元密度的方案对工艺的要求非常的高，不适合普及和推广。
发明内容
为了解决现有技术中存在的提高存储器阵列密度对工艺要求过高的问题，本发明提供一种半导体工艺上较易实现的提高存储器密度的存储器阵列。 为了实现上述目的，本发明提出一种存储器阵列，所述阵列包括多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。 可选的，所述数据单元晶体管的栅极包括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮栅。
f和所述第一浮栅位于所述数据单元晶体管的源极和所述 可选的，所述第一控制j多晶硅选择栅之间。
可选的，所述第一控制4
可选的，所述第一控制^
可选的，所述第二控制j多晶硅选择栅之间。 可选的，所述第
可选的，所述第
f具有间隔地设置于所述第一浮栅之上。
h第一浮栅与所述选择栅之间用氧化层相隔。
}和所述第二浮栅位于所述数据单元晶体管的漏极和所述
:控制栅具有间隔地设置于所述第二浮栅之上。:控制栅、所述第二浮栅与所述选择栅之间用氧化层相隔。
本发明一种存储器阵列的有益技术效果为本发明提供的存储器阵列中的字线为
相邻的晶体管的源极和漏极共享，能够在保持存储器的电学隔离性能不变的情况下，有效
地縮小芯片的面积；此外，本发明的存储器阵列只是提供更优的结构，对相应的工艺的要求不高。
图1为本发明一种存储器阵列的存储器单元的结构示意 图2为图1的局部放大图； 图3为本发明一种存储器阵列的数据单元晶体管的结构示意图。
具体实施例方式
—种存储器阵列，包括一个或多个存储器单元，每个所述存储器单元包含多条形
成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，
其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。所述第一控制栅和所述第一浮栅位
于所述数据单元晶体管的源极和所述多晶硅选择栅之间。所述第一控制栅具有间隔地设置于所述第一浮栅之上。所述第一控制栅、第一浮栅与所述选择栅之间用氧化层相隔。所述第二控制栅和所述第二浮栅位于所述数据单元晶体管的漏极和所述多晶硅选择栅之间。所述第二控制栅具有间隔地设置于所述第二浮栅之上。所述第二控制栅、所述第二浮栅与所述选择栅之间用氧化层相隔。 首先，请参考图1，图1为本发明存储器阵列的存储器单元的结构示意图，图1中，存储器单元包括相互平行的六条字线(WLN-2至WLN+3)和平行排列在位线上面且与位线垂直的九条位线(BLN-4至BLN+4)，每条字线两侧都设有第一控制栅(CG1N-2至CG1N+3)和第二控制栅(CG2N-2至CG2N+3)，在存储器阵列中，两个相邻的数据单元晶体管，其中相邻的源极和漏极共用一条位线，图中位于相邻位线之间且用金属线51相连的为数据单元晶体 管的栅极，所述栅极为字线的一部分，为了显示的方便，图1中将栅极画在了字线的两侧， 关于栅极和字线的关系，在下一段中会有详细说明。图中所示各个部分所施加的电压值为 本发明的一个实施例，在字线WLN上施加1. 5V的电压，在字线WLN两侧的第一控制栅CG1N 和第二控制栅CG2N上施加12V的电压，其实第一控制栅CG1N和第二控制栅CG2N是相连 接的，这在图上也可以看出，其余的字线和控制栅上施加电压为0，在位线BLN至BLN4上施 加2. 6V的电压，而在位线BLN-4至BLN-1端，由电源提供_20uA至-luA的电流，图中位线 BLN-4至BLN-1端的电压Vdp对应于稳定的编程电流的电压。 数据单元晶体管包括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮 栅，下面将对数据单元晶体管进行更为详细的说明。 为了更加清楚的说明，接下来请参考图2，图2是图1的局部放大图，即放大了图1 中用虚线所围成的方框55，图中标注了相邻的数据单元晶体管的源极(S)和漏极(D)，从图 中也可以看出相邻的源极和漏极共用一条位线。 接着，请参考图3，图3为本发明存储器阵列的数据单元晶体管的结构示意图， 从图上可以看到，数据单元晶体管包括半导体衬底100，其上具有间隔设置的位于位线 45 (图1所示)上的源极区域200和位线44 (图1所示)上的漏极区域300 ;字线33，设置 于所述源极区域200和漏极区域300之间；第一存储位单元500，位于所述字线33与所述 源极区域200之间；第二存储位单元600，位于所述字线33与所述漏极区域300之间，其中 所述两个存储位单元500、600与所述字线33之间由氧化层700隔开，所述两个存储位单元 500、600分别具有第一控制栅510、第一浮栅520和第二控制栅610、第二浮栅620，所述两 个控制栅510、610具有间隔地分别设置于所述两个浮栅520、620上。本发明存储器阵列中 的存储器单元即有多个上述数据单元晶体管组成。 在存储器阵列中，共享位线的结构使得使存储器在保持存储器的电学隔离性能不 变的情况下，能够有效地縮小芯片的面积。 虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所述技 术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因 此本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种存储器阵列，其特征在于所述阵列包括多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。
2. 根据权利要求1所述的一种存储器阵列，其特征在于所述数据单元晶体管的栅极包 括多晶硅选择栅、第一控制栅、第二控制栅、第一浮栅和第二浮栅。
3. 根据权利要求2所述的一种存储器阵列，其特征在于所述第一控制栅和所述第一浮 栅位于所述数据单元晶体管的源极和所述多晶硅选择栅之间。
4. 根据权利要求2或3所述的一种存储器阵列，其特征在于所述第一控制栅具有间隔 地设置于所述第一浮栅之上。
5. 根据权利要求3所述的一种存储器阵列，其特征在于所述第一控制栅、第一浮栅与 所述选择栅之间用氧化层相隔。
6. 根据权利要求2所述的一种存储器阵列，其特征在于所述第二控制栅和所述第二浮 栅位于所述数据单元晶体管的漏极和所述多晶硅选择栅之间。
7. 根据权利要求2或6所述的一种存储器阵列，其特征在于所述第二控制栅具有间隔 地设置于所述第二浮栅之上。
8. 根据权利要求6所述的一种存储器阵列，其特征在于所述第二控制栅、所述第二浮 栅与所述选择栅之间用氧化层相隔。
全文摘要
本发明提供一种存储器阵列，所述阵列包括多个存储器单元，每个所述存储器单元包含多条形成于硅衬底上的相互平行的位线以及平行排列在位线上面且与所述位线垂直的多条字线，其中每条所述位线上均形成相邻的沿所述位线方向的数据单元晶体管的源极和漏极，所述数据单元晶体管的栅极形成于相邻位线之间的字线上。本发明提出的共享字线的存储器阵列，其能够在保持存储器的电学隔离性能不变的情况下，有效地缩小存储器的面积。
文档编号H01L27/115GK101702327SQ20091019780
公开日2010年5月5日 申请日期2009年10月28日 优先权日2009年10月28日
发明者孔蔚然, 张博, 胡剑, 顾靖 申请人:上海宏力半导体制造有限公司