专利名称：晶体管与其制法的制作方法
技术领域：
本发明涉及半导体电路的领域，且尤其涉及一种具有复合应力结构的晶体管、一 种集成电路与上述的制法。
背景技术：
利用工艺技术将一或多个元件(例如，电路元件)形成于半导体基材上而形成集 成电路(integrated circuit) 0从数十年前开始引进元件之后，随着工艺技术与材料的精 进，半导体元件的几何尺寸(geometries)持续的缩小。举例而言，目前工艺技术制作出元 件的几何尺寸(例如，使用此工艺能达到的最小元件)(或线宽)小于90nm。然而，减少元 件的尺寸常会带来需要克服的新挑战。当微电子元件(microeletronic device)的尺寸缩小至低于65nm，电子效率的问 题会影响元件的性能表现。微电子元件的性能，例如电流增益(currentgain)，会受到包含 与并入微电子元件中的结构(configuration)与材料所影响。为了增强电子效率，一应力 硅锗层(strained silicon-germanium layer)被提出，且其可提供晶体管沟道一压缩应力 (compressive stress)，以得至 Ij 所需的电子迁移率(electronic mobility)。
发明内容
为克服现有技术的缺陷，本发明提供一种晶体管，包括一栅极电极，设置于一基 材之上；以及至少一复合应力结构，设置该栅极电极下方的一沟道旁，其中该复合应力结 构包括一第一应力区域，位于该基材中；以及一第二应力区域，设置于该第一应力区域之 上，且至少一部分的第二应力区域设置于该基材中。本发明另提供一种晶体管，包括一栅极电极，设置于一基材之上；以及至少一复 合应力结构，设置于该栅极电极下方的一沟道旁，其中该复合应力结构包括一第一应力区 域，位于该基材中，其中该第一应力区域的底部具有一圆形形状；以及一第二应力区域，设 于该第一应力区域之上，且至少一部分的第二应力区域设置于该基材中，其中该第二应力 区域包括一晶面(facet)位于该基材的{111}结晶面。本发明也提供一种晶体管的制法，包括以下步骤形成一栅极电极位于一基材之 上；以及形成至少一复合应力结构，其中该复合应力结构设置于该栅极电极下方的一沟道 旁，其中该复合应力结构包括一第一应力区域，位于该基材中；以及一第二应力区域，设 于该第一应力区域之上，且至少一部分的第二应力区域设置于该基材中。 本发明提供的晶体管具有复合应力结构，可提供晶体管的沟道所需的压缩或伸张 应力。复合应力结构可提供应力量大于公知晶体管的硅锗源极/漏极的应力量。由此，晶 体管的电性表现(例如，电子迁移率和/或电流)也增加了。为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施 例，并配合附图，作详细说明如下
图1为一剖面图，用以说明本发明的一优选实施例中至少有一复合应力结构设置 于栅极电极下方的沟道旁。图2为一剖面图，用以说明本发明一优选实施例形成集成电路的方法，其中该集 成电路中至少有一晶体管包括复合应力结构。图3A-图3F为一系列剖面图，用以说明本发明一优选实施例的方法，用以形成至 少一复合应力结构于栅极电极下方的沟道旁。其中，附图标记说明如下100 _@%足各(integrated circuit, IC)101 晶体管(transistor)103 栅极介电层105 栅极电极(gate electrode)107a、107b 间隙壁(spacer)109 复合应力结构110 基材IlOa 基材110的表面111 应力区域Illa 应力区域111的底部113 第二应力区域113a 第二应力区域113的晶面(facet)113b 第二应力区域的底表面115 掺杂区域115a 掺杂区域115的表面117a、117b 轻掺杂漏极区(lightly-doped drain，LDD)200 方法210 形成一栅极电极于基材之上220 形成至少一复合应力结构于栅极电 极下方的一沟道旁，其中复合应力结构 包括一第一应力区域，位于基材中；以及一第二应力区域，设置于第一应力区域之上，且 至少一部分的第二应力区域设置于基材中300 集成电路303 栅极介电层304 掩模层305 栅极电极307a、3O^ 间隙壁(spacer)310 基材310a 基材310的顶表面311 应力区域311a 应力区域311的底部313 第二应力区域
313c 第二应力区域313的顶表面315 掺杂区域317、317a、317b 轻掺杂漏极区(lightly-doped drain，LDD)320、330 移除工艺321 开口(opening)321a 深度减少的开口321b 开口325 应力层D 开口深度 t1 应力层325的底部深度t2 应力区域311的底部厚度t3 掺杂区域315的厚度
具体实施例方式公知的晶体管具有应力沟道，此一公知的晶体管具有一硅锗源极与一硅锗漏极。 每一个硅锗源极与漏极具有一单一应力层。每一个应力硅锗源极与漏极于基材中具有 {111}晶面(facet)。此{111}晶面于基材中形成V型形状，且借由湿式蚀刻工艺制作而得， 其中湿式蚀刻是利用{111}晶面作为蚀刻停止层。已知硅锗源极/漏极可设置于相邻的两个晶体管栅极之间。如果两个相邻晶体管 栅极之间的间隙变小，因为{111}晶面的关系，硅锗源极/漏极的体积也会变小。而体积缩 小的硅锗源极/漏极可能无法提供晶体管沟道所需的压缩应力。基于上述理由，需要提出一种具有复合应力结构的晶体管，一种集成电路，与上述 的制法。虽然本发明提供许多实施例用以揭示本发明的应用，然而以下实施例的元件和设 计是为了简化本发明，并非用以限定本发明。此外，本发明于各个实施例中可能使用重复 的参考符号和/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各 个实施例和/或所述结构之间的关系。再者，说明书中形成一特征于另一特征之上，或连 接(connected to)另一特征或耦合(coupled to)另一特征，可包括这些特征彼此是直接 接触，或是这些特征中间含有其他特征，致使这些特征并未直接接触。于说明书中的相对用 语，例如“较低(lower)”、“较高(upper)”、“水平的(horizontal) ”、“垂直的(vertical)”、 “高于(above)”、“低于(below)”、“上(up) ”、“下(down) ”、“顶部(top) ”与“底部(bottom) 以及其衍生词汇(例如水平地(horizontally)、朝下地(downwardly)、朝上地(upwardly) 等)”是用于说明一特征与另一特征的关系，这些相对用语用以涵盖含有各种特征的元件的 不同方向(orientation)。图1显示至少有一晶体管包括复合应力结构的集成电路的实施例的剖面图。于 图1中，集成电路100可以包括至少一晶体管，例如晶体管101。此集成电路100可包括 ^hii^l (processor) > Φ ^i^hS^I (central processing unit, CPU)、马区云力 ffe足各(driver circuit)、解码器(decoder)、转换器(converter)、图形电路(graphic circuit)、通信 电路(telecommunication circuit)、只读存储器电路(read only memory circuit,ROM circuit) > 静态随机存取存储电路 (staticrandom access memory circuit, SRAM circuit)、嵌入式静态随机存取存储器电路(embedded SRAM circuit)、动态 随机存取存储器电路(dynamic randomaccess memory circuit, DRAM circuit)、 嵌入式动态随机存取存储器电路(embedded DRAM circuit)、非易失性存储器电路 (non-volatile memorycircuit)(例如 FLASH、EPROM、E2PROME)、现场可编程栅极阵列电路 (field—programmable gate array circuit)阵歹Ij 电 各(logic array circuit)、禾口 / 或其他集成电路。
请参见图1，每一个晶体管101可包括一栅极电极105设置于基材110之上。至少 一复合应力结构，例如复合应力结构109，可设置于栅极电极105下方的沟道旁。复合应力 结构109可提供晶体管101的沟道(图中未标示)所需的压缩或伸张应力。于一些实施例 中，每一个复合应力结构109可包括一第一应力区域(例如应力区域111)与一第二应力区 域(例如应力区域113)。应力区域111可设置于基材110中。第二应力区域113可设置 于应力区域111之上。至少一部分的第二应力区域113设置于基材110中。于一些实施例 中，应力区域111和/或第二应力区域113可作为源极/漏极(S/D)区域。基材110可包括包含硅或锗的元素半导体，以晶态(crystal)、多晶态 (polycrystalline)或非晶态(amorphous)的结构存在；化合物半导体包括碳化硅 (silicon carbide)、石申化嫁(gallium arsenic)、憐化嫁(gallium phosphide)、憐化铟 (indium phosphide)、石申化铟(indium arsenide)、及铺化铟(indium antimonide)；合金 半导体包括硅锗合金(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、 砷化镓铟(GaInAs)、磷化镓铟(GaInP)、及磷砷镓铟(GaInAsP)；或其他适合的材料；或上 述的组合。于一实施例中，合金半导体基材可包括一梯度(gradient)硅锗结构特征，其中 硅与锗含量呈现梯度变化，从某一位置的某一比例变化至另一个位置的另一比例。于另一 实施例中，合金硅锗形成于硅基材之上。于另一实施例中，为一应力的(strained)硅锗基 材。再者，半导体基材可以是位于绝缘体之上的半导体，例如绝缘层上覆硅基材(silicon on insulator, SOI)，或一薄的薄膜晶体管。于一些实施例中，半导体基材可包括一掺杂外 延层(doped epi layer)或一埋设层(buried layer)。于其他实施例中，化合物半导体基 材可具有多层结构，或该基材可包括一多层化合物半导体结构。 于一些实施例中，应力区域111可包括一未掺杂区域。第二应力区域113可包括一 掺杂应力区域。第二应力区域113的应力高于应力区域111的应力。于一些使用PMOS晶体 管的实施例中，应力区域111可包括硅锗区域(Si^Gex)。应力区域111具有约15% -35% 原子百分比的锗含量，且第二应力区域113具有约25% -45%原子百分比的锗含量。第二 应力区域113可具有ρ型杂质化合物，例如，硼(boron，B)，且其含量介于约5X 1019atomS/ cm3 5X 102°atomS/Cm3。于其他实施例中，应力区域111可包括一掺杂区域，例如η型掺杂 区域。于又一实施例中，应力区域111可包括一掺杂区域，例如ρ型掺杂区域。
于一些使用NMOS晶体管的实施例中，应力区域111可包括碳化硅区域(SiC)。应力 区域111具有约0. 5 % -1. 5 %原子百分比的碳含量，且第二应力区域113具有约0. 5 % -3 % 原子百分比的碳含量。第二应力区域113可具有η型杂质化合物，例如，磷(phosphorus， P)，且其含量介于约5X 1019atoms/cm3 5 X 102°atoms/cm3。于其他实施例中，应力区域111 可包括一掺杂区域，例如P型掺杂区域。于又一实施例中，应力区域111可包括一掺杂区域，例如η型掺杂区域。
如上所述，公知的晶体管具有硅锗源极与漏极。每一个硅锗源极与漏极具有一单 一应力层。相对于公知的晶体管，晶体管101具有复合应力结构109。应力区域111与第 二应力区域113各自或两者可提供晶体管101的沟道所需的压缩或伸张应力。令人意外地 (unexpectedly)，复合应力结构109可提供应力量(stress volume)大于公知晶体管的硅 锗源极/漏极的应力量。于一模拟条件中，借由22nm技术形成的PMOS晶体管具有约30 %原 子百分比的锗含量，比起公知的晶体管，晶体管101的相对驱动电流增益(relative drive currentgain)可增加约10%。由此可知，晶体管101的电性表现(例如，电子迁移率和/ 或电流)也可增加。须注意的是，上述应力成分与杂质浓度的原子百分比仅作为举例说明，本领域技 术人员也可变更(modify)应力成分与杂质浓度的原子百分比，以对晶体管沟道达到所需 的压缩应力或伸张应力。于一些实施例中，应力区域111的底部Illa可为一大体上(substantially)圆形 的形状。于其他实施例中，应力区域111的底部Illa可为V形、U形、椭圆形(elliptical shape)、管形(vessel shape)、圆柱形(cylindrical shape)、圆底烧瓶形(round-bottom flask shape)、HIIfH (conical flash shape) ^^EM (rectangular shape) ^TfM (square shape)或其他所需的形状。请参见图1，第二应力区域113可具有一晶面(facet) 113a位于基材110的{111} 结晶面中。于一些实施例中，晶面113a与水平线之间可具有约50° -60°的角度θ。第二 应力区域113可具有一底表面113b。底表面113b可以是平坦的表面、尖形表面、圆形表面 或其他形状的表面。于其他实施例中，第二应力区域113的底表面113b可延伸到应力区域 111的底部Illa之外。于一些实施例中，晶体管101可包括一掺杂区域(doped region) 115。掺杂区域 115可设置于第二应力区域113之上。掺杂区域115的表面115a可高于基材100的表面 110a。掺杂区域115可用以形成一硅化物(salicide)。掺杂区域115可包括至少一种材料 成分，例如硅、硅锗、碳化硅、和/或其他材料成份。于一些使用PMOS晶体管的实施例中，掺 杂区域115可具有约25%原子百分比或更少的锗。第二应力区域113可具有ρ型杂质化合 物，例如，硼(boron，B)，且其含量介于约 5 X 1019atoms/cm3 5 X 102°atoms/cm3。于一些实施例中，晶体管101可包括至少一轻掺杂漏极区(lightly-dopeddrain region, LDD region)，例如轻掺杂漏极区117a与117b。至少一部分的轻掺杂漏极区117a 与117b可设置于栅极电极105之下。于一些实施例中，第二应力区域113可延伸至轻掺杂 漏极区117a与117b旁。第二应力区域113可经由轻掺杂漏极区117a与117b提供晶体管 101的沟道区域所需的压缩或伸张应力。请参见图1，晶体管101可包括一栅极介电层103位于栅极电极105之下。栅 极介电层103可包括至少一材料，例如氧化物(oxide)、氮化物(nitride)、氮氧化物 (oxynitride)与其他栅极介电材料。于一些实施例中，栅极介电层103可包括一界面层(例 如氧化硅层)，与设置于该界面层上的高介电常数层。于一些实施例中，高介电常数层可包 括氧化铪(hafnium oxide，HfO2)、氧硅化铪(hafnium silicon oxide，HfSiO)、氮氧硅化铪 (hafnium silicon oxynitride,HfSiON)、氧化组給(hafnium titanium oxide,HfTaO)、氧化铁給(hafniumtitanium oxide，HfTiO)、氧化,告給(hafnium zirconium oxide，HfZrO)、 其他适合的高介电常数材料，和/或上述的组合。高介电常数(high-k)材料还可包括金属 氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金 属氮氧化物、金属铝酸盐、硅酸锆(zirconium silicate)、铝酸锆(zirconium aluminate)、 氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、氧化铪_氧化铝合金(HfO2-Al2O3)、其 他适合的材料，和/或上述的组合。于一些实施例中，栅极电极105可包括至少一材料，例 如多晶硅、钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钽(Ta)、碳化钽(TaC)、氮硅化钽(TaSiN)、 钨(W)、氮化钨(WN)、氮化钼(MoN)、氮氧化钼(MoON)、氧化钌(RuO2)，和/或其他适合的材 料。 请参见图1，间隙壁107a与107b可形成于栅极电极105的侧壁。间隙壁107a与 107b可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其他适合的介电材料。图2显示形成至少有一晶体管包括复合应力结构的集成电路的流程图 (flowchart)。请参见图2，方法200可包括工艺210与工艺220。工艺210可形成一栅极电 极于基材之上。栅极电极可借由例如沉积、微影、湿式蚀刻、干式蚀刻(例如，反应性离子蚀 刻(reactive ion etch (RIE))、等离子体蚀刻(plasma etching)，和/或其他适合的工艺 制作而得。工艺210可以是前栅极工艺(gate-first process)或后栅极工艺(gate-last process)。工艺220可形成至少一复合应力结构，其中该复合应力结构设置于栅极电极下 方的沟道旁，且该复合应力结构包括一位于基材中的第一应力区域。一第二应力区域可设 置于第一应力区域之上。至少一部分的第二应力区域可设置于基材中。图3A-图3F为一系列剖面图，用以显示形成至少一复合应力结构于栅极电极下方 的沟道旁的优选实施例方法。图3A-图3F中的元件(items)与图1相同者，则使用与图1 相同的标号，再加上200。于图3A中，掩模层304可形成于栅极电极305之上。掩模层304 可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其他适合的介电材料。掩模层 304可借由例如化学气相沉积法(CVD)制得。形成掩模层304与栅极电极305之后，一轻掺杂漏极区(LDD) 317可形成于基材 310中。轻掺杂漏极区(LDD)317可借由例如离子注入法制得。于形成PMOS晶体管的实 施例中，轻掺杂漏极区(LDD) 317可包括至少一杂质，例如硼(Boron，B)和/或IIIA族元 素。于形成NMOS晶体管的实施例中，轻掺杂漏极区(LDD) 317可包括至少一杂质，例如砷 (Arsenic, As)、(phosphorus, P)、其他VA族元素，或上述的组合。于形成轻掺杂漏极区(LDD)317之后，借由沉积与蚀刻工艺形成间隙壁307a与 307b。间隙壁307a与307b可包括至少一材料，例如氧化物、氮化物、氮氧化物，和/或其 他适合的介电材料。间隙壁307a与307b可借由例如化学气相沉积法(CVD)制得。掩模层 304与间隙壁307a与307b可避免应力层(和/或区域)形成于栅极电极305之上。请参见图3B，移除工艺320可于基材310中形成一开口 321。移除工艺320可移 除一部分的轻掺杂漏极区(LDD)317(显示于图3A中)，形成轻掺杂漏极区(LDD)317a与 317b。于一些实施例中，为了于基材310中形成开口 321，进行移除工艺320以各向同性蚀 刻(isotropic etch)基材310。各向同性蚀刻(isotropic etch)可包括干式蚀刻工艺、 湿式蚀刻工艺，和/或上述的组合。于其他实施例中，移除工艺320可包括各向异性蚀刻工 艺(anisotropic etchprocess)。进行移除工艺320，包括各向同性蚀刻工艺(isotropicetch process)、各向异性蚀刻工艺(anisotropic etch process)，和/或上述的组合，可形 成各种形状的开口 321。于一些实施例中，使用22nm技术，开口 321可具有一深度D介于约 50nm 80nm。于蚀刻工艺期间，利用掩模层304保护栅极电极305。请参见图3C，于开口 321中形成应力层325，以形成深度减少的开口 321a。可利用 如硅甲烷(silane，SiH4)、硅乙烷(disilane，Si2H6)、氢化锗(germane, GeH4)作为反应剂， 以形成应力层325。应力层325可借由例如外延工艺、化学气相沉积法(CVD)(例如等离子 体增强型化学气相沉积法(PECVD)、大气压化学气相沉积法(APCVD)、低压化学气相沉积法 (LPCVD)、高密度等离子体气相沉积法(HDPCVD)、原子层气相沉积法(ALCVD))、其他适合的 沉积工艺，和/或上述的组合制得。于一些实施例中，使用22nm技术，应力层325可具有一 底部厚度“t/’介于约20nm 55nm。于沉积和/或外延工艺期间，掩模层304保护栅极电 极305的顶部，而间隙壁307a与307b保护栅极电极305的侧壁。 请参见图3D，移除工艺330可移除一部分的应力层325 (显示于图3C)，以形成应 力区域311。开口 321b位于应力区域311之上。于一些实施例中，移除工艺330可移除一 部分的轻掺杂漏极区317a与317b。移除工艺330可移除一部分的应力层325，以使应力区 域311可具有{111}晶面(facet)。于一些实施例中，移除工艺330可包括一热蚀刻工艺 (thermal etch process)，其中工艺温度介于约500°C 800°C。热蚀刻工艺可使用，例如 流速介于约50sccm 500sccm的氯化氢(HCl)作为蚀刻气体(etching gas)、并使用流速 介于约IOsccm lOOsccm的氢化锗(GeH4)作为蚀刻催化剂。于一些实施例中，使用22nm 技术，应力区域311可具有一底部厚度“t2”介于约IOnm 40nm。于热蚀刻工艺期间，利用 掩模层304及间隙壁307a与307b保护栅极电极305。于一些实施例中，沉积应力层325(显示于图3C中)的工艺与移除工艺330可于 同一腔体(chamber)中进行。举例而言，于一外延腔体中沉积应力层325之后，可于同一外 延腔体中进行移除工艺330。借由于同一腔体中进行沉积与蚀刻工艺，可减少形成集成电路 的循环时间(cycle time)，也可避免对应力层325造成伤害的粒子和/或氧化作用。于其 他实施例中，沉积应力层325的工艺与移除工艺330可于不同腔体中进行。于沉积和/或 外延工艺期间，利用掩模层304及间隙壁307a与307b保护栅极电极305。请参见图3E，第二应力区域313形成于应力区域311之上。第二应力区域313可 形成于开口 321b中(显示于图3D)。于一些实施例中，第二应力区域313的顶表面313c 大体上与基材310的表面310a等高。于其他实施例中，第二应力区域313的顶表面313c 可高于或低于基材310的表面310a。可利用如硅甲烷(silane，SiH4)、硅乙烷(disilane， Si2H6)、氢化锗(germane，GeH4)作为反应剂，以形成第二应力区域313。于一些形成ρ型 掺杂应力区域的实施例中，可加入包括P型杂质的反应剂，例如硼烷(borane，BH3)、硼乙烷 (diborane,B2H6)0第二应力区域313可借由例如外延工艺、化学气相沉积法(CVD)(例如等 离子体增强型化学气相沉积法(PECVD)、大气压化学气相沉积法(APCVD)、低压化学气相沉 积法(LPCVD)、高密度等离子体气相沉积法(HDPCVD)、原子层气相沉积法(ALCVD))、其他适 合的沉积工艺，和/或上述的组合制得。请再参见图3E，掺杂区域315可形成于第二应力区域313之上。掺杂区域315可用 以形成一硅化物(salicide)。可利用如硅甲烷(silane，SiH4)、硅乙烷(disilane，Si2H6)、 氢化锗(germane,GeH4)作为反应剂，以形成掺杂区域315。于一些形成ρ型掺杂应力层的实施例中，可加入包括P型杂质的反应剂，例如硼烷(borane，BH3)、硼乙烷(diborane，B2H6)。 掺杂区域315可借由例如外延工艺、化学气相沉积法(CVD)(例如等离子体增强型化学气相 沉积法(PECVD)、大气压化学气相沉积法(APCVD)、低压化学气相沉积法(LPCVD)、高密度等 离子体气相沉积法(HDPCVD)、原子层气相沉积法(ALCVD))、其他适合的沉积工艺，和/或上 述的组合制得。于一些实施例中，使用22nm技术，掺杂区域315可具有一厚度“t3”介于约 5nm 25nm。 请参见图3F，移除掩模层304 (显示于图3E中)。于一些实施例中，也可形成额外 的间隙壁相邻于间隙壁307a与307b。一介电层(图中未显示)可形成于图3F的结构上。 进行移除工艺(例如化学机械研磨工艺(chemical polishprocess, CMP))可移除掩模层 304与部分的介电层与间隙壁。于一些实施例中，可进行形成内连线结构(interconnect structure)的工艺，以耦合图3F的结构。须注意的是，上述图3A-图3F中的深度和/或厚度仅用以举例说明，本领域技术 人员可变更(modify)深度和/或厚度，以达到所需的晶体管尺寸和/或大小。须注意的是， 上述的工艺条件(例如反应剂、流速，和/或温度)仅用以举例说明，本领域技术人员可变 更工艺条件，以达到所需的晶体管形状和/或结构特征。请参见图1，集成电路100可设置于一系统中，此系统可与一印刷打线板(printed wiring board)或印刷电路板(printed circuit board, PCB)进行物理性或电性耦合 (coupled with)，以形成电路组件(electronic assembly)。此电路组件可以是电子系统 的一部分，此电子系统例如电脑、无线通信元件、电脑相关的周边元件(computer-related peripherals)、娱乐装置(entertainment devices)或类似的元件。于一些实施例中，包括集成电路100的系统可于一个集成电路中提供整个系统， 称为系统整合芯片(system on a chip，S0C)或系统整合集成电路(system on integrated circuit device, S0IC)。这些SOC元件可在单一集成电路中驱动(implement)手机、个人 数字助理(personal data assistant, PDA)、数字录放影机(digital VCR)、数字摄录影机 (digital camcorder)、数字相机(digitalcamera)、音乐播放器(MP3 player)、或其他类似 电子装置所需的所有电子回路(circuity)。虽然本发明已以数个优选实施例揭示如上，然而其并非用以限定本发明，任何本 领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的 保护范围当视随附的权利要求所界定的范围为准。
权利要求
一种晶体管，包括一栅极电极，设置于一基材之上；以及至少一复合应力结构，设置该栅极电极下方的一沟道旁，其中该复合应力结构包括一第一应力区域，位于该基材中；以及一第二应力区域，设置于该第一应力区域之上，且至少一部分的第二应力区域设置于该基材中。
2.如权利要求1所述的晶体管，还包括一掺杂区域设置于该第二应力区域之上，其中 该掺杂区域的一表面高于该基材的表面。
3.如权利要求2所述的晶体管，其中该掺杂区域具有约25%或更少的原子百分比的锗 含量，且该掺杂区域具有约或更少原子的百分比的碳含量。。
4.如权利要求1所述的晶体管，其中该第一应力区域包括一未掺杂应力区域，该第二 应力区域包括一掺杂应力区域，且该第二应力区域的应力高于该第一应力区域的应力。
5.如权利要求4所述的晶体管，其中该第一应力区域具有约15%-35%原子百分比的 锗含量，该第二应力区域具有约25% -45%原子百分比的锗含量，该第一应力区域具有约 0. 5% -1. 5%原子百分比的碳含量，且第二应力区域具有约0. 5% -3%原子百分比的碳含 量。
6.如权利要求1所述的晶体管，其中该第二应力区域包括一晶面位于该基材的{111} 结晶面。
7.如权利要求1所述的晶体管，其中该第一应力区域的底部具有一大体上圆形的形状。
8.如权利要求1所述的晶体管，还包括一轻掺杂漏极区域，其中至少一部分的该轻掺杂漏极区域设置于该栅极电极之下，且 该第二应力区域延伸相邻于该轻掺杂漏极区域。
9.一种晶体管的制法，包括以下步骤形成一栅极电极位于一基材之上；以及形成至少一复合应力结构，其中该复合应力结构设置于该栅极电极下方的一沟道旁， 其中该复合应力结构包括一第一应力区域，位于该基材中；以及一第二应力区域，设于该第一应力区域之上，且至少一部分的第二应力区域设置于该 基材中。
10.如权利要求9所述的晶体管的制法，还包括形成一掺杂区域设置于该第二应力区 域之上，其中该掺杂区域的一表面高于该基材的表面。
11.如权利要求10所述的晶体管的制法，其中形成该复合应力结构包括以下步骤形成一开口位于该基材的中；形成一第一应力层位于该开口中；为了形成该第一应力区域，移除一部分的第一应力层；以及形成一第二应力区域位于该第一应力区域之上，至少一部分的第二应力区域设置于该 基材中。
全文摘要
本发明提供一种晶体管与其制法。此晶体管包括一栅极电极，设置于一基材之上；以及至少一复合应力结构，设置于该栅极电极下方的沟道旁，其中复合应力结构包括一第一应力区域，位于基材中；以及一第二应力区域，设于第一应力区域之上，且至少一部分的第二应力区域设置于基材中。本发明提供的晶体管具有复合应力结构，可提供晶体管的沟道所需的压缩或伸张应力，增加了晶体管的电性表现。
文档编号H01L29/06GK101989616SQ20101024366
公开日2011年3月23日 申请日期2010年7月30日 优先权日2009年7月30日
发明者冯家馨, 宋学昌, 林宪信, 郑振辉, 陈冠宇 申请人:台湾积体电路制造股份有限公司