专利名称：包含双极性晶体管及薄枚电容的半导体元件的制作方法
技术领域：
本实用新型涉及一种包含双极性晶体管及薄枚电容的半导体元件，尤指一种可缩 小电路面积的包含双极性晶体管及薄枚电容的半导体元件。
背景技术：
双极性(bipolar)晶体管制程元件具有高互导(transconductance)特性、低1/ f噪声及准确的Vbe压降，且可耐高电压及高电流，开关速度快，可制作高增益元件，并具有 高电流驱动能力。在线性集成电路(linear IC)、同时处理数字(digital)与模拟(analog) 讯号的混合讯号(mixed-signal) IC及模拟IC等制程中，双极性晶体管制程占有绝对优势。但双极性晶体管制程元件的集成度较低，元件占用面积较大。习用的双极性晶体 管及薄枚电容的构造如图1所示。其主要系于一 P型基板(substrate) 12上形成一 N型外延层(印itaxial layer, 也可译成磊晶层)14，再于预定位置分别形成P型埋层(buried layer) 145及绝缘层147， 藉以区隔出复数个元件区。各元件区中分别于P型基板12与N型外延层14之间形成一 N+ 型埋层141，并依需求分别形成各类元件。例如于一元件区中形成一集极区161、一基极区 163及一射极区165，成为一晶体管，并于覆盖所有元件的绝缘保护层149上分别形成对应 的集极接点162、基极接点164及射极接点166。或于一元件区中形成第一电极181，并于绝 缘保护层149上形成第二电极183及第一电极接点185，成为一薄枚电容。由于双极性晶体管的电流系在N型外延层14中流动，而薄枚电容的第一电极181 也是做在外延层14中。为了防止干扰与确保各元件的特性，故需使用P型埋层145与绝缘 层147对各元件进行区隔与隔离，造成元件与元件之间无法避免的面积浪费。另外，此制程的薄枚电容系于N型外延层14的表面形成一薄层(shallow) N+掺杂 区(即第一电极181)后，再进氧化炉管中氧化长成绝缘保护层149。由于此区域具有高浓 度的N+离子，其氧化层很难控制为薄层，故电容值难以做高。
实用新型内容本实用新型的主要目的，在于提供一种包含双极性晶体管及薄枚电容的半导体元 件，尤指一种可缩小电路面积的包含双极性晶体管及薄枚电容的半导体元件。本实用新型的另一目的，在于提供一种包含双极性晶体管及薄枚电容的半导体元 件，其主要利用晶体管元件间的隔离区制作薄枚电容，可有效缩小电路面积。本实用新型的又一目的，在于提供一种包含双极性晶体管及薄枚电容的半导体元 件，其薄枚电容可选择为PIP电容、PIM电容或MIM电容。本实用新型的又一目的，在于提供一种包含双极性晶体管及薄枚电容的半导体元 件，可省略薄枚电容与双极性晶体管间的隔离绝缘层，藉以减少电路所需的面积。为达成上述目的，本实用新型提供一种包含双极性晶体管及薄枚电容的半导体元 件，包含有基板；外延层，形成于该基板上；复数个隔离埋层，分别将该外延层隔离为复数
3个元件区；复数个隔离绝缘层，分别形成于各隔离埋层上；复数个双极性晶体管，分别形成 于各元件区中；保护绝缘层，覆盖于各元件区及隔离绝缘层上；至少一薄枚电容，分别形成 于该保护绝缘层上对应于隔离缘层的位置。本实用新型尚可提供一种包含双极性晶体管及薄枚电容的半导体元件，包含有 基板；外延层，形成于该基板上；复数个隔离埋层，分别将该外延层隔离为复数个元件区； 复数个隔离绝缘层，分别形成于各隔离埋层上；复数个双极性晶体管，分别形成于各元件区 中；保护绝缘层，覆盖于各元件区及隔离绝缘层上；至少一薄枚电容，形成于该保护绝缘层 上对应于各双极性晶体管以外的区域。本实用新型的优点在于不仅可缩小电路面积，且可减少制程步骤，大幅降低制作 成本。
图1为习用双极性晶体管及薄枚电容的剖面示意图；图2为本实用新型一较佳实施例的剖面示意图；图3为本实用新型另一实施例的剖面示意图；图4为本实用新型又一实施例的剖面示意图。图中10半导体元件12基板14N型外延层141N+型埋层143N+型埋层145P 型埋层147绝缘层149绝缘保护层161集极区162集极接点163基极区164基极接点 165射极区166射极接点181第一电极183第二电极185第一电极接点20半导体元件 22基板24外延层241N+型埋层245隔离埋层247隔离绝缘层249绝缘保护层26第一 双极性晶体管261集极区262集极接点263基极区264基极接点265射极区266射极 接点28第二双极性晶体管281集极区282集极接点283基极区284基极接点285射 极区286射极接点29薄枚电容291第一电极293绝缘层295第二电极30半导体元件 31多晶硅层33绝缘层35金属图案层36第一双极性晶体管361集极电极363基极电极 365发射极电极367N+型井区38第二双极性晶体管381集极电极383基极电极385射 极电极387N+型井区39薄枚电容391第一电极接点40半导体元件491薄枚电容493 薄枚电容495薄枚电容
具体实施方式
请参阅图2，系本实用新型较佳实施例的剖面示意图。如图所示，本实用新型包含 双极性晶体管及薄枚电容的半导体元件20主要系于一基板(substrate) 22上形成一外延 层(印itaxial layer) 24，并于预设位置分别形成隔离埋层(buried layer) 245及隔离绝缘 层(isolation layer) 247，藉以将外延层24隔离为复数个元件区。各元件区中分别依需求形成各式晶体管，例如第一双极性晶体管26及第二双极 性晶体管28。而隔离绝缘层247上方的位置则可形成薄枚电容29。以NPN晶体管为例，其基板22系采用P型基板，外延层24则为N型外延层，隔离 埋层245为P型埋层。各元件区中分别于基板22与外延层24之间形成一 N+型埋层241， 并于外延层24的上层分别形成N+离子掺杂区及P+离子掺杂区，形成集极区261、281、基极 区263,283及射极区265,2850
4[0022]于各元件的表面形成一绝缘保护层249后，再分别于各双极性晶体管26、28的集 极区261、281、基极区263、283及射极区265、285的对应位置蚀刻穿孔，并分别以多晶硅形 成集极接点262、282、基极接点264、284及射极接点266、286。在形成各接点时，可同时于隔离绝缘层247的对应位置形成第一电极291，再于该 第一电极291的上方分别形成一绝缘层293及一第二电极295，即可完成包含有双极性晶体 管及薄枚电容的半导体元件20。请参阅图3，系本实用新型另一实施例的剖面示意图。如图所示，本实施例的包含 双极性晶体管及薄枚电容的半导体元件30的构造与图2所示实施例大致相同。其中，各NPN晶体管36、38的外延层24中尚包含有N+型井区367、387，分别连接 集极区261、281与N+型埋层241。利用此一构造，可有效降低晶体管36、38的导通电阻值。此外，薄枚电容39的制作步骤可融入双极性晶体管36、38的制作步骤中，无需增 加额外的流程。例如，薄枚电容39和第一电极291可于形成双极性晶体管的各极接点时， 一并于隔离绝缘层247对应的保护绝缘层249上方形成。薄枚电容39的绝缘层293系与 覆盖各接点的绝缘层33同时形成。而薄枚电容39的第二电极295则为半导体元件30可 为金属图案层35的一部分，各双极性晶体管36、38的集极电极361、381、基极电极363、383 及射极电极365、385与第一电极接点391同时形成。请参阅图4，系本实用新型又一实施例的剖面示意图。如图所示，本实施例包含双 极性晶体管及薄枚电容的半导体元件40，其主要构造与图2所示实例大致相同。但是，在本 实施例中，该薄枚电容49系设置于该保护绝缘层249上对应于各双极性晶体管28、28以外 的区域。例如薄枚电容495位于双极性晶体管26与隔离绝缘层247间的态样，或如薄枚电 容493位于隔离绝缘层247上方的态样，亦可为如薄枚电容491涵盖双极性晶体管26、28 以外区域的态样。上述本实用新型的半导体元件构造中，各薄枚电容系可分别选择为多晶硅层_绝 缘层-多晶硅层的PIP电容构造、多晶硅层-绝缘层-金属层的PIM电容构造、亦可为金属 层-绝缘层-金属层的MIM电容构造。而各薄枚电容的绝缘层可选择为氧化层，即二氧化硅 层，可利于低成本制程制作，亦可选择为氧化层-氮化层-氧化层(oxide-nitride-oxide， ΟΝΟ)的三层构造，藉以提高薄枚电容的电容值。故而，利用本实用新型包含双极性晶体管及薄枚电容的半导体元件构造，可有效 缩小电路所需面积，且可减少制程步骤，并大幅降低元件的制作成本。以上所述者，仅为本实用新型的实施例而已，并非用来限定本发明实施的范围，即 凡依本发明申请专利范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括 于本实用新型的申请专利范围内。
权利要求一种包含双极性晶体管及薄枚电容的半导体元件，其特征在于包含基板；外延层，形成于该基板上；复数个隔离埋层，分别将该外延层隔离为复数个元件区；复数个隔离绝缘层，分别形成于各隔离埋层上；复数个双极性晶体管，分别形成于各元件区中；保护绝缘层，覆盖于各元件区及隔离绝缘层上；至少一个薄枚电容，形成于该保护绝缘层上对应于隔离绝缘层的位置。
2.如权利要求1所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为多晶硅层_绝缘层_多晶硅层电容。
3.如权利要求1所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为多晶硅层_绝缘层_金属层电容。
4.如权利要求1所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为金属层_绝缘层_金属层电容。
5.如权利要求1所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容的绝缘层可选择为氧化层或氧化层_氮化层_氧化层。
6.一种包含双极性晶体管及薄枚电容的半导体元件，其特征在于包含 基板；外延层，形成于该基板上；复数个隔离埋层，分别将该外延层隔离为复数个元件区； 复数个隔离绝缘层，分别形成于各隔离埋层上； 复数个双极性晶体管，分别形成于各元件区中； 保护绝缘层，覆盖于各元件区及隔离绝缘层上；至少一薄枚电容，形成于该保护绝缘层上对应于各双极性晶体管以外的区域。
7.如权利要求6所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为多晶硅层_绝缘层_多晶硅层电容。
8.如权利要求6所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为多晶硅层_绝缘层_金属层电容。
9.如权利要求6所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容为金属层_绝缘层_金属层电容。
10.如权利要求6所述的包含双极性晶体管及薄枚电容的半导体元件，其特征在于 各薄枚电容的绝缘层为氧化层或氧化层_氮化层_氧化层。
专利摘要本实用新型涉及一种包含双极性晶体管及薄枚电容的半导体元件，尤指一种可缩小电路面积的包含双极性晶体管及薄枚电容的半导体元件，其在双极性晶体管制程中，利用隔离各元件的隔离绝缘层上方的空间或保护绝缘层上，形成一多晶硅层-绝缘层-多晶硅层电容、一多晶硅层-绝缘层-金属层或一金属层-绝缘层-金属层电容，不仅可缩小电路面积，且可减少制程步骤，大幅降低制作成本。
文档编号H01L21/77GK201732788SQ20102019403
公开日2011年2月2日 申请日期2010年5月18日 优先权日2010年5月18日
发明者梁伟成, 蔡文钦 申请人:美禄科技股份有限公司