专利名称：双极性晶体管及相关的制造方法
技术领域：
本发明的实施例涉及半导体器件和相关的制造方法。更具体而言，本发明的实施例涉及双极性晶体管和相关的制造方法。
背景技术：
使用互补金属氧化物半导体(CMOS)制造技术，可以在半导体衬底上彼此相邻地形成n沟道场效应晶体管(MOSFET)和p沟道MOSFET。在过去的几十年中CMOS制造技术稳定的发展成就了现在以低成本来制造高度集成、高性能的半导体器件的能力。CMOS器件被广泛地由于制造射频(RF)电路、射频芯片上系统(SoC)和许多其它器件。
虽然CMOS器件具有非常可靠的工作特性，但是它们却经常不能满足当前RF电路和/或电路元件所要求的低噪声需求。低噪声放大器(LNA)和电压控制的振荡器(VCO)就是要求低噪声性能的RF电路的现成的实例。
与MOSFET相比，双极性晶体管具有低噪声、宽线性增益、好的频率响应和高电流可驱动性。为了实现特定的电路或电路功能，经常在与CMOS器件相同的半导体衬底上形成双极性晶体管。确实，在一个共同的应用中，高性能双极性晶体管被用于实现RF电路，而CMOS器件被用于实现相关的逻辑电路。
为了提高双极性晶体管的工作速度，基极区需要形成得窄，从而载流子可以迅速从发射极迁移到集电极。可替换地，可以将基极区用高浓度的导电杂质掺杂以减小基极区的电阻。通常，使用离子注入工艺来形成非常窄的基极区。然而，使用常规的离子注入工艺非常难于形成非常窄的基极区。
因此，有时使用包括外延技术的方法来形成双极性晶体管的基极区。根据如此的外延基形成技术，可以形成具有高掺杂浓度的薄基极区，因为在外延生长工艺期间加入了掺杂剂离子。
为了提高操作速度的目的而增加基极区的掺杂浓度，还需要增加相应的发射极区的掺杂浓度以获得高电流增益。但是，增加发射极区的掺杂浓度导致了带隙减小，引起减小的载流子注入效率和减小的发射极-基极击穿电压。这些折衷实际上限制了前述技术在改善双极性晶体管的操作速度的尝试中的使用。
因此，已经提出了在基极和发射极之间形成异质结的方法。在这样的异质结结构内，发射极的带隙与基极的带隙不同。为了形成异质结，基极区通常由硅-锗形成，其具有比硅更窄的带隙。在异质结结构中，发射极可以用更高的效率将载流子发射到基极。
图1是例如在美国专利No.6,251,738中公开的异质结双极性晶体管的示意性截面图。在图1中，参考标号10和18分别指示硅衬底和集电极。在衬底10上生长p型外延硅-锗(Si-Ge)基极22。在Si-Ge基极22上形成p型多晶硅基极36。参考标号42和54分别指示分隔物和基极接触。参考标号44指示n型多晶硅发射极。参考标号56和52分别指示发射极接触和集电极接触。在前述的常规结构内，多晶硅发射极44和多晶硅基极36通过分隔物42从彼此电隔离。
另外，多晶硅发射极44的顶表面相对高于多晶硅基极36的顶表面，由此在多晶硅发射极44和基极36之间形成大的台阶。因此，当蚀刻绝缘层50来形成用于发射极接触56、基极接触54和集电极接触52的接触孔时，顶表面相对高的多晶硅发射极44可能被过度蚀刻。具体地，当使用硅化物来形成低电阻接触时，过度蚀刻的问题变得更加严重。与p型多晶硅基极36相比，在n型多晶硅发射极44上硅化物层形成得相对薄。相应地，形成于这些元件上的硅化物层可能特别易受过度蚀刻。因此，非常难于形成具有低电阻的稳定接触。
另外，在前述的常规结构中，形成从彼此电隔离的多晶硅基极36和多晶硅发射极44的工艺非常复杂。即，为了形成多晶硅基极36，形成外延Si-Ge基极区22，且然后沉积多晶硅层。然后，使用回蚀工艺来通过多晶硅层暴露外延基极区22。然后对回蚀过的多晶硅基极36施加构图工艺来形成最终容纳多晶硅发射极44的接触窗口40。然后，在接触窗口40的侧壁上形成分隔物42。最后，将另一多晶硅层沉积并构图以形成多晶硅发射极44。
图2是根据例如在美国专利No.6,744,080中公开的一种方法形成的双极性晶体管的示意性截面图。在图2中，参考标号2、5、9、13和14分别指示基极、基极端子、发射极端子、基极接触和发射极接触。与之前的常规实例相似，发射极端子9相对高于基极端子5，且通过复杂的制造工艺来实现发射极端子9和基极端子5之间的电隔离。
因此，需要一种具有提高的操作速度但通过更简单的工艺来制造的双极性晶体管。
发明内容
本发明的实施例提供了一种制造双极性晶体管的方法，所述双极性晶体管具有改善的结构且较少受到比如那些以上讨论的与常规双极性晶体管相关的问题影响。在一个实施例中，本发明提供了适于形成具有基本相似高度的发射极端子和基极端子的平面化工艺。即，在本发明的某些实施例中减小了常规形成的发射极端子的高度。
根据本发明的一个实施例，半导体器件包括具有第一导电型的第一半导体层；具有第二导电型且形成于第一半导体层上的第二半导体层；以及具有第一导电型的第一半导体图案和具有第二导电型的第二半导体图案，两者在第二半导体层上彼此分开形成，其中第一半导体图案的高度基本等于第二半导体图案的高度。
根据本发明的另一实施例，双极性晶体管包括具有第一导电型且形成集电极的第一半导体层；具有第二导电型且形成于第一半导体层上方的第二半导体层，第二半导体层形成基极；形成于第二半导体层上的绝缘层，绝缘层具有暴露第二半导体层的第一接触窗口和第二接触窗口；填充第一接触窗口且形成发射极端子的第一导电型的第一半导体图案；和填充第二接触窗口且形成基极端子的第二导电型的第二半导体图案。
根据本发明的又一实施例，双极性晶体管包括p型硅衬底；形成于p型硅衬底上的重掺杂的n型子集电极区、形成于子集电极区上的轻掺杂的n型单晶硅层；以及形成于轻掺杂的n型单晶硅层中以界定基极-发射极区和集电极接触区的器件隔离层。双极性晶体管还包括通过分别将n型掺杂剂离子注入基极-发射极区和集电极接触区中的轻掺杂的n型单晶硅层而形成的第一和第二低电阻集电极区，第一和第二低电阻集电极区连接到子集电极区；形成于基极-发射极区中的轻掺杂的n型单晶硅层上且作为基极的p型硅-锗层；以及形成于p型硅-锗层上的绝缘层。绝缘层包括设置于第一低电阻集电极区上的第一接触窗口和从第一接触窗口分开的第二接触窗口。双极性晶体管还包括填充第一接触窗口且形成发射极电极的n型多晶硅图案和填充第二接触窗口且形成基极端子的p型多晶硅图案。
根据本发明的又一实施例，制造双极性晶体管的方法包括形成具有第一导电型的第一半导体层；在第一半导体层上形成具有第二导电型的第二半导体层；在第二半导体层上形成绝缘层，绝缘层包括暴露第二半导体层的第一和第二接触窗口；形成具有第一导电型且填充第一接触窗口的第一多晶硅图案；以及形成具有第二导电型且填充第二接触窗口的第二多晶硅图案，第二多晶硅图案构成至少部分的基极端子。
根据本发明的又一实施例，制造双极性晶体管的方法包括制备包括具有第一导电型且构成至少部分的集电极的第一半导体层的衬底；在第一半导体层中形成器件隔离层；形成具有第二导电型且构成至少部分的基极的第二半导体层；形成具有暴露第二半导体层的第一和第二接触窗口的绝缘层；以及在绝缘层上形成多晶硅层来填充第一和第二接触窗口。所述方法还包括在绝缘层上进行平面化工艺直到暴露绝缘层，由此形成填充第一接触窗口的第一多晶硅图案和填充第二接触窗口的第二多晶硅图案；将第一导电型的掺杂剂离子注入第一多晶硅图案来形成发射极-基极结和发射极端子；以及将第二导电型的掺杂剂离子注入第二多晶硅图案来形成基极端子。
根据本发明的又一实施例，制造双极性晶体管的方法包括形成具有第一导电型的第一半导体层，第一半导体层构成至少部分的集电极；在第一半导体层上形成钝化层，钝化层界定发射极-基极区；形成具有第二导电型的第二半导体层，第二半导体层构成至少部分的基极；且形成具有暴露发射极-基极区的接触窗口的绝缘层。所述方法还包括形成填充接触窗口且形成发射极端子的第一导电型的多晶硅图案；以及构图绝缘层和半导体区来界定基极端子。
参考附图将描述本发明的几个实施例。在附图中，为了清晰可能夸大了层和区域的厚度。在附图中图1是常规双极性晶体管的示意性截面图；图2是另一常规双极性晶体管的示意性截面图；图3到8是示出根据本发明的一个实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图；图9到11是示出根据本发明的另一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图；图12到15是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图；图16到18是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图；以及图19到22是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图。
具体实施例方式
现将对于本发明的几个实施例作出更加详细的说明。然而，本发明并不仅限于所描述的实施例。而是，这些实施例作为教导的示例呈现，而本发明可以各种方式实现。
虽然术语“第一”、“第二”、“第三”等被用于描述各种区和层，但是这些区和层并不被这样的术语依次地限制(例如，有序的序列)。而是，这些术语仅被用于区分这些区或层和其它的区或层。因此，在一个实施例中的具体“第一层”可以在另一实施例中被称为“第二层”。而且可以理解当层被称为在另一层或衬底上时，其可以直接在其它的层或衬底上，或也可以存在中间层。
本发明的示出的实施例是相关于双极性晶体管的制造方法绘制的，具体而言npn双极性晶体管。对于本发明的普通技术人员明显的是pnp双极性晶体管可能相似地通过反转各掺杂剂的极性来形成。在以下示范性地描述了具有两个基极接触的双极性晶体管。
图3到8是示出根据本发明的一个实施例的用于制造npn双极性晶体管的方法的示意性截面图。
参考图3，制备p型硅衬底11。通过常规技术可以形成p型硅衬底11。使用离子注入工艺或固态扩散工艺，在p型硅衬底11上形成用比如砷(As)的n型掺杂剂重掺杂的第一重掺杂的N+硅层(或子集电极区)13。然后，利用外延生长工艺，在第一重掺杂N+埋层13上形成轻掺杂N外延单晶硅层15。单晶硅层15通常使用磷化氢(PH3)作为掺杂剂。优选地，在形成单晶硅层15之前，在埋层13上执行净化工艺。
虽然在图3中未显示，在单晶硅层15中可以以低浓度离子注入比如硼的p型掺杂剂来形成提供与相邻的集电极由于反向偏压PN结引起的电隔离的护环。
参考图4，在硅层15上执行比如浅沟槽隔离(STI)的器件隔离工艺来形成器件隔离层17a、17b和17c，它们界定了基极-发射极区“A”和集电极接触区“B”。然后，例如离子注入工艺或固相扩散工艺，在轻掺杂N外延硅层15上形成用比如磷的n型掺杂剂重掺杂的第二重掺杂N+硅层19和形成第三N+硅层21(也称为集电极栓塞或集电极沉降)。第二重掺杂N+硅层19形成于基极-发射极区“A”中。第三重掺杂N+硅层21形成于集电极接触区“B”中且作为集电极接触。第二重掺杂N+硅层19与第一和第三重掺杂N+硅层13和21一起形成低电阻电流通路。可以在第二和第三重掺杂N+硅层19和21之前或之后形成器件隔离层17a、17b和17c。
参考图5，在硅层15上方形成钝化层23，在基极-发射极区“A”上方具有间隙。钝化层23可以例如通过化学气相沉积(CVD)工艺由氧化硅层形成。然后在通过钝化层23暴露的轻掺杂N外延硅层15和第二重掺杂N+硅层19上形成用比如硼的p型掺杂剂掺杂的单晶外延硅-锗层25a。单晶外延硅-锗层25a通常通过外延生长工艺或CVD工艺来形成。同时，在钝化层23上沉积多晶硅-锗层25b。p型单晶外延硅-锗层25a形成薄p型基极。因此，通过适当控制外延生长工艺或CVD工艺可以形成具有期望的掺杂浓度和期望的厚度的异质结基极。
参考图6，在p型单晶硅-锗层25a和多晶硅-锗层25b上形成绝缘层31。优选地，绝缘层31包括堆叠氧化物层27和在氧化物层27上的氮化物层29。在后将更详细说明的氮化物层29作为平面化工艺的停止层。氧化物层27通常通过CVD工艺由氧化硅层形成。氮化物层29通常通过CVD工艺由氧化硅层形成。氮化硅层可以具有硅和氮原子含量的化学计量比的各种范围。另外，氮化硅层可以还包括氧原子。
接下来，构图绝缘层31来形成用于发射极端子的第一接触窗口33a和用于基极端子的第二接触窗口33b和33b’。第一接触窗口33a与第二接触窗口33b和33b’暴露p型单晶硅-锗层25a。在第二重掺杂N+硅层19上形成第一接触窗口33a，且在第一接触窗口33a的相对侧上形成第二接触窗口33b和33b’。
为了在形成接触窗口的工艺期间最小化p型单晶硅-锗层25a的蚀刻损伤，优选地通过顺序执行干蚀刻工艺和湿蚀刻工艺来形成接触窗口。即，通过干蚀刻工艺来蚀刻大部分的绝缘层31，且然后通过湿蚀刻工艺来蚀刻任何剩余部分的薄绝缘层31。
参考图7，形成n型多晶硅图案35a和p型多晶硅图案35b和35b’来分别填充第一接触窗口33a与第二接触窗口33b和33b’。p型多晶硅图案35b和35b’形成基极端子，n型多晶硅图案35a形成发射极端子。另外，n型多晶硅图案35a在p型单晶硅-锗层25a上方形成基极-发射极结36。
通过在绝缘层31上形成多晶硅层来填充接触窗口33a、33b和33b’且然后执行平面化工艺来去除形成在接触窗口33a、33b和33b’外部的多晶硅层，从而形成多晶硅图案35a、35b和35b’。执行平面化工艺直到暴露氮化物层29。通常使用化学机械抛光(CMP)工艺或回蚀工艺来执行平面化工艺。CMP工艺使用浆料来化学和机械地抛光目标层。然后，在填充第一接触窗口33a的多晶硅层上注入比如磷(P)的n型掺杂剂离子。因此，形成填充第一接触窗口33a的n型多晶硅图案35a，且通过注入的n型掺杂剂离子在硅-锗层25a上形成发射极-基极结36。通过控制离子注入工艺，可以适当地调整发射极-基极结36的深度。
以相似的方式，在填充第二接触窗口33b和33b’的多晶硅层上注入比如硼(B)的p型掺杂剂离子来形成p型多晶硅图案35b和35b’。
可以相似地使用用于形成基极端子和发射极端子的离子注入工艺来形成CMOS器件中的源极/漏极区。
通常，n型多晶硅图案35a与p型多晶硅图案35b和35b’各自的高度取决于绝缘层31的高度，且因此可以调整它们的高度。另外，因为通过平面化工艺来形成基极端子和发射极端子，所以它们的高度基本彼此相同。
参考图8，执行光刻工艺来去除形成于基极-发射极区“A”外部的绝缘层31和多晶硅-锗层25b来提供基极端子和集电极端子之间的电隔离。然后，去除集电极接触区“B”中的钝化层23的部分来暴露第三重掺杂N+硅层21。可以形成硅化物钝化层(未显示)以在其中将形成CMOS器件的具体区域处形成硅化物层。构图硅化物钝化层23来暴露n型多晶硅图案35a、p型多晶硅图案35b和35b’、和第三重掺杂N+硅层21。然后，虽然在图8中未显示，但是暴露将形成CMOS器件的硅化物层的区域。
执行硅化物工艺来分别形成n型多晶硅图案35a上的硅化物层37a、p型多晶硅图案35b和35b’上的硅化物层37b和37b’、和第三重掺杂N+硅层21上的硅化物层37c。通过常规的方法可以形成硅化物层。例如，通过沉积比如钛、钴和镍的金属且然后执行热处理，可以形成硅化物层。而且，硅化物层也可以由硅化钨层形成。
接下来，形成绝缘隔层39。绝缘隔层39通常使用比如CVD工艺的常规薄膜沉积技术由氧化硅层形成。
构图绝缘隔层39来形成暴露硅化物层37a、37b、37b’和37c的接触孔41a、41b、41b’和41c。然后，在所得的结构上形成导电层并构图该导电层来形成电接触多晶硅图案35a上的硅化物层37a的金属线43a、电接触多晶硅图案35b和35b’上的硅化物层37b和37b’的金属线43b和43b’、以及电接触硅层21上的硅化物层37c的金属线43c。
硅化物层37b和37b’形成得均匀和厚，而硅化物层35a形成得比较薄。与常规器件不同，n型多晶硅图案35a的高度基本等于p型多晶硅图案35b和35b’的高度。因此，在蚀刻绝缘隔层39来形成接触孔41a、41b、41b’和41c的工艺中，防止了硅化物层37a被过度蚀刻。
通常通过离子注入工艺来形成n型多晶硅图案35a和p型多晶硅图案35b和35b’。例如，当沉积多晶硅来填充接触窗口33a、33b和33b’时，可以在多晶硅图案35a、35b和35b’中注入比如磷(P)的n型掺杂剂离子。换言之，原位沉积n型掺杂的多晶硅来填充接触窗口33a、33b和33b’，且执行平面化工艺来形成填充第一接触窗口33a的n型多晶硅图案35a与填充第二接触窗口33b和33b’的n型多晶硅图案。然后，将比如硼(B)的p型掺杂剂离子注入填充第二接触窗口33b和33b’的n型多晶硅图案。因此，多晶硅图案的导电型从n型变化到p型来形成多晶硅图案35b和35b’。可替换地，可以原位沉积p型掺杂的多晶硅，且可以执行平面化工艺来形成填充第二接触窗口33b和33b’的p型多晶硅图案35b和35b’与填充第一接触窗口33a的p型多晶硅图案。然后，可以将n型掺杂剂离子注入填充第一接触窗口33a的p型多晶硅图案来将多晶硅图案的导电型从p型改变到n型来形成n型多晶硅图案35a。
在平面化填充接触窗口33a、33b和33b’的多晶硅图案之后，可以进一步在多晶硅层上执行回蚀工艺。在使用回蚀工艺时，n型多晶硅图案35a与p型多晶硅图案35b和35b’的高度被进一步减小。因此，可以减小在基极端子和发射极端子之间与在基极端子和集电极端子之间的任意距离。
另外，当形成第一接触窗口33a与第二接触窗口33b和33b’时或之后，可以形成暴露第三重掺杂N+硅层21的第三接触窗口。通常在用多晶硅填充第一接触窗口33a与第二接触窗口33b和33b’的同时填充第三接触窗口。在形成绝缘层31之前，执行用于将n型掺杂剂注入到集电极接触区“B”中的多晶硅-锗层25b中的离子注入工艺。因此，形成集电极接触以具有与发射极接触和基极接触基本相同的高度。
图9到11是示出根据本发明的另一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图。在图9到11中示出的实施例中，省略了钝化层23。
参考图9，执行相关于图3和4所述的工艺。然后，使用外延工艺或CVD工艺来形成p型硅-锗层25a。在基极-发射极区“A”和集电极接触区“B”中形成p型单晶外延硅-锗层25a。同时，可以在器件隔离层17a、17b和17c上形成多晶硅-锗层25b。执行反向掺杂工艺，从而形成于集电极接触区“B”中的外延硅-锗层25a的导电型从p型转变到n型。即，将n型掺杂剂离子注入到集电极接触区“B”中的p型外延硅-锗层25a以形成集电极接触区“B”中的n型外延硅-锗层25a’。
参考图10，形成并构图绝缘层31来形成用于发射极端子的第一接触窗口33a、用于基极端子的第二接触窗口33b和33b’、以及用于集电极端子的第三接触窗口33c。第一接触窗口33a与第二接触窗口33b和33b’暴露形成于基极-发射极区“A”中的p型外延硅-锗层25a。第三接触窗口33c暴露形成于集电极接触区“B”中的n型外延硅-锗层25a’。第一接触窗口33a形成于第二重掺杂N+硅层19上，且第二接触窗口33b和33b’形成于第一接触窗口33a的两侧。第三接触窗口33c形成于第三重掺杂N+硅层21上。
参考图11，形成n型多晶硅图案35a来填充第一接触窗口33a。形成n型多晶硅图案35c来填充第三接触窗口33c。形成p型多晶硅图案35b和35b’来填充第二接触窗口33b和33b’。
具体地，在绝缘层31上形成多晶硅层来填充接触窗口33a、33b、33b’和33c，且执行平面化工艺来去除形成于接触窗口33a、33b、33b’和33c外部的多晶硅层，从而多晶硅层仅保留在接触窗口33a、33b、33b’和33c内。通常在多晶硅层上执行平面化工艺直到暴露绝缘层31的上部分上的氮化物层29。使用CMP工艺或回蚀工艺可以执行平面化工艺。CMP工艺使用浆料来化学和机械地抛光目标层。然后，将n型掺杂剂离子注入到填充第一和第三接触窗口33a和33c的多晶硅层。因此，形成填充第一接触窗口33a的n型多晶硅图案35a，且通过注入n型掺杂剂离子在硅-锗层25a上形成发射极-基极结36。而且，形成填充第三接触窗口33c的n型多晶硅图案35c。通过控制离子注入工艺可以适当地调整发射极-基极结36的深度。
以相同的方式，将p型掺杂剂离子注入填充第二接触窗口33b和33b’的多晶硅层以形成p型多晶硅图案35b和35b’。
接下来，执行光刻工艺来去除部分的绝缘层31和多晶硅-锗层27，由此电隔离基极-发射极区“A”与集电极接触区“B”。具体地，通过干蚀刻工艺来去除器件隔离层17a、17b和17c上的绝缘层31，且然后通过干或湿蚀刻工艺来去除暴露的多晶硅-锗层27直到暴露器件隔离层17a、17b和17c。
执行硅化物工艺来分别形成发射极端子35a上的硅化物层37a、基极端子35b和35b’上的硅化物层37b和37b’、以及集电极端子35c上的硅化物层37c。
可以在形成硅化物层37a、37b和37c之后执行在绝缘层31和多晶硅-锗层27上执行的构图工艺。
接下来，形成并构图绝缘隔层来形成暴露硅化物层37a、37b、37b’和37c的接触孔。然后，沉积并构图导电材料来形成金属线。
因此，n型多晶硅图案35a、n型多晶硅图案35c、p型多晶硅图案35b和35b’的各自的高度取决于绝缘层31的高度，且它们通过平面化工艺来形成。因此，它们的高度基本彼此相同。
在填充接触窗口33a、33b、33b’和33c的多晶硅层上执行平面化工艺之后，可以在多晶硅层上进一步执行回蚀工艺。回蚀工艺进一步减小了n型多晶硅图案35a和35c与p型多晶硅图案35b和35b’的各自的高度，由此减小了它们的电阻。
可以在单一的离子注入工艺中形成p型多晶硅图案35b和35b’与n型多晶硅图案35a和35a’。例如，可以在沉积多晶硅以填充接触窗口33a、33b、33b’和33c的同时注入n型掺杂剂离子。换言之，原位沉积n型掺杂的多晶硅来填充接触窗口33a、33b、33b’和33c，且执行平面化工艺来形成填充第一接触窗口33a的n型多晶硅图案35a与填充第三接触窗口33c的n型多晶硅图案35c。然后，将p型掺杂剂离子注入填充第二接触窗口33b和33b’的n型多晶硅图案。因此，多晶硅图案的导电型从n型变化到p型，由此形成p型多晶硅图案35b和35b’。可替换地，可以原位沉积p型掺杂的多晶硅，且可以执行平面化工艺来形成填充第二接触窗口33b和33b’的p型多晶硅图案35b和35b’。然后，可以将n型掺杂剂离子注入填充第一接触窗口33a的p型多晶硅图案和填充第三接触窗口33c的p型多晶硅图案。因此，多晶硅图案的导电型从p型改变到n型，由此形成n型多晶硅图案35a和35c。
图12到15是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图。所述方法包括执行参考图3和4所述的工艺。然后，形成暴露发射极-基极区的钝化层23并使用外延生长工艺或CVD工艺形成p型外延硅-锗层。
单晶硅-锗层25a形成于重掺杂n型硅区19和发射极-基极区“A”的轻掺杂外延硅层15中，且多晶硅-锗层25b形成于钝化层23上。多晶硅-锗25b通常比单晶硅-锗层25a形成得比较厚。因此，钝化层23和硅-锗层25a之间的厚度导致多晶硅-锗层25b的顶表面和单晶硅-锗层25a的顶表面之间的台阶。该台阶界定了凹入部分28和单晶硅-锗层25a的侧壁25s。单晶硅-锗层25a形成基极，且多晶硅-锗层25b形成基极端子。
随着钝化层23变得更厚，多晶硅-锗层25b的顶表面和单晶硅-锗层25a之间的台阶增加。
参考图12，沉积并回蚀绝缘材料来在侧壁25s上形成绝缘分隔物26。绝缘分隔物26用于将作为基极端子的多晶硅-锗层25b与将在后形成的发射极端子电隔离。例如，绝缘分隔物可以由氮化硅层形成。
参考图13，形成多晶硅层来填充凹入区28，且执行平面化工艺直到暴露绝缘分隔物26，由此将多晶硅层限制在凹入区28内。可以随CVD工艺或回蚀工艺来执行平面化工艺。在平面化工艺之后，形成于凹入区28外部的多晶硅-锗层25b的高度基本等于凹入区28内的多晶硅层的高度。为了电隔离多晶硅-锗层25b与多晶硅层，优选的是在平面化工艺期间执行过度蚀刻。即，执行平面化工艺，从而多晶硅-锗层25b和多晶硅层的高度低于绝缘分隔物26的高度。
在平面化工艺之后，可以使用适当的湿蚀刻溶液进一步蚀刻多晶硅层。然后，将n型掺杂剂离子注入凹入区28以形成凹入区28内的n型多晶硅图案35a。限制于凹入区28内的n型多晶硅图案35a作为发射极端子。
参考图14，执行光刻工艺来构图多晶硅-锗层25b和其下形成的部分的钝化层23。即，去除形成于集电极接触区“B”中的多晶硅-锗层25b和钝化层23以形成用于基极端子的多晶硅-锗图案35b，且暴露作为集电极端子的第三重掺杂n型硅层21。
执行硅化物工艺以分别形成作为发射极端子的n型多晶硅图案35a上的硅化物层37a、作为基极端子的p性多晶硅-锗层35b和35b’上的硅化物层37b和37b’、以及作为集电极端子的第三重掺杂n型硅层21上的硅化物层37c。
参考图15，执行相关于图8所述的各种工艺来形成金属线43a、43b和43c。即，形成并构图绝缘层39来形成暴露硅化物层37a、37b、37b’和37c的接触孔。然后，沉积并构图导电材料。
发射极端子35a的高度通常基本等于或低于基极端子35b和35b’的高度。
图16到18是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图。在图16到18所示的实施例中，钝化层23暴露了集电极接触区“B”。
参考图16，执行参考图3和4所述的工艺来形成钝化层23。钝化层23暴露基极-发射极区“A”和集电极接触区“B”。利用外延生长工艺或CVD工艺，在基极-发射极区“A”上形成p型单晶外延硅-锗层25a，在集电极接触区“B”上形成p型单晶外延硅-锗层25a，且在钝化层23上形成多晶硅-锗层25b。形成于钝化层23上的硅-锗层25b可以厚于形成于基极-发射极区“A”和集电极接触区“B”中的硅-锗层25a。由于硅-锗层25a和25b与钝化层23之间的厚度差，所以在基极-发射极区“A”和集电极接触区“B”中界定了凹入区28a和28b。将n型掺杂剂离子注入以将多晶外延硅-锗层25a的导电型从p型改变为n型。
参考图17，沉积并回蚀绝缘材料以在基极-发射极区“A”中的凹入区28a的侧壁上形成绝缘分隔物26a，且在集电极接触区“B”中的凹入部分28b的侧壁上形成绝缘分隔物26b。
形成多晶硅层来填充凹入区28a和28b，且执行平面化工艺来将多晶硅层限制于凹入区28a和28b内。利用CVD工艺或回蚀工艺可以实现平面化工艺。因此，形成于凹入区28a和28b外部的多晶硅-锗层25b、限制于凹入区28a和25b内的多晶硅层以及用于集电极端子的多晶硅层具有基本相同的厚度。在平面化工艺之后，优选地进一步执行蚀刻工艺以减小多晶硅层的高度。然后，将n型掺杂剂离子注入凹入区28a和28b以形成限制于凹入区28a内的用于发射极端子的n型多晶硅图案35a，和形成限制于凹入区28b内的用于集电极端子的n型多晶硅图案35c。
参考图18，执行光刻工艺来构图多晶硅-锗层25b和形成于其下的绝缘层，由此形成用于基极端子的多晶硅-锗图案35b。
执行硅化物工艺以分别形成作为发射极接触的n型多晶硅图案35a上的硅化物层37a、作为基极接触的p型多晶硅-锗层35b和35b’上的硅化物层37b和37b’、以及作为集电极接触的n型多晶硅层35c上的硅化物层37c。
接下来，执行相关于图8所述的各种工艺来形成金属线。具体而言，形成并构图绝缘层来形成暴露硅化物层37a、37b、37b’和37c的接触孔。然后，沉积并构图导电材料。
图19到22是示出根据本发明的又一实施例的用于制造npn双极性晶体管的顺序工序的示意性截面图。在图19到22所示的实施例中，通过平面化工艺形成发射极端子且因此改善了发射极接触的特性。
参考图19，执行参考图3到5的工艺来形成钝化层23和用于基极的硅-锗层25a和25b。单晶硅-锗层23a形成于基极-发射极区“A”中且多晶硅-锗层23b形成于发射极-基极区的外部。在硅-锗层上形成绝缘层31。绝缘层31包括顺序堆叠的氧化物层和氮化物层。
参考图20，执行光刻工艺来构图绝缘层31，由此形成界定发射极接触的接触窗口33a。在第二重掺杂n型硅层19上形成接触窗口33a。
参考图21，沉积并构图n型掺杂的多晶硅以在接触窗口33a内形成发射极端子35a。
参考图22，构图绝缘层31和硅-锗层25b来暴露其中将形成基极端子的多晶硅-锗层35b。在沉积绝缘隔层39之后，执行接触孔工艺和线工艺来形成金属线43a、43b和43c。
如上所述，至少基极接触和发射极接触由于平面化工艺具有基本相同的厚度，由此使得可以形成具有低电阻的发射极接触和基极接触。而且，可以在金属线之间稳定地形成硅化物层，由此提供高速双极性晶体管。
前述的优选实施例是教导示例。本领域的普通技术人员可以理解，在不背离由权利要求所界定的本发明的范围的情况下可以对示范性实施例做出各种形式和细节的改变。
权利要求
1.一种半导体器件，包括具有第一导电型的第一半导体层；具有第二导电型且形成于所述第一半导体层上的第二半导体层；以及具有第一导电型的第一半导体图案和具有第二导电型的第二半导体图案，两者在所述第二半导体层上彼此分开形成，其中，所述第一半导体图案的高度基本等于所述第二半导体图案的高度。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体层包括用n型杂质掺杂且构成双极性晶体管的集电极的一部分的单晶硅层。
3.根据权利要求2所述的半导体器件，其中，所述第二半导体层形成所述双极性晶体管的基极且包括用p型杂质掺杂的单晶硅-锗层；其中，所述第一半导体图案接触所述第二半导体层且形成所述双极性晶体管的发射极端子；且所述第二半导体图案接触所述第二半导体层且形成所述双极性晶体管的基极电极。
4.根据权利要求3所述的半导体器件，其中，所述第一半导体图案包括用n型掺杂剂离子掺杂的多晶硅，且所述第二半导体图案包括用p型掺杂剂离子掺杂的多晶硅。
5.根据权利要求3所述的半导体器件，还包括形成于所述第一半导体图案的表面上的第一硅化物层；形成于所述第二半导体图案的表面上的第二硅化物层；以及形成于所述第一半导体图案的表面上的第三硅化物层。
6.根据权利要求1所述的半导体器件，还包括具有第一导电型且形成于所述第一半导体层上的第三半导体图案，其中所述第三半导体图案的高度基本与所述第一和第二半导体图案相同。
7.根据权利要求6所述的半导体器件，其中，所述第一和第三半导体图案包括用n型掺杂剂离子掺杂的多晶硅，且所述第二半导体图案包括用p型掺杂剂离子掺杂的多晶硅。
8.一种双极性晶体管，包括具有第一导电型且形成集电极的第一半导体层；具有第二导电型且形成于所述第一半导体层上方的第二半导体层，所述第二半导体层形成基极；形成于所述第二半导体层上的绝缘层，所述绝缘层具有暴露所述第二半导体层的第一接触窗口和第二接触窗口；填充所述第一接触窗口且形成发射极端子的具有第一导电型的第一半导体图案；和填充所述第二接触窗口且形成基极端子的具有第二导电型的第二半导体图案。
9.根据权利要求8所述的半导体器件，其中，所述第一半导体层包括n型外延硅层，所述第二半导体层包括p型外延硅-锗层。
10.根据权利要求9所述的半导体器件，其中，所述第一半导体图案包括n型多晶硅，所述第二半导体图案包括p型多晶硅。
11.根据权利要求8所述的半导体器件，其中，所述绝缘层具有平顶表面且形成于所述第二半导体层上，且所述双极性晶体管还包括穿透所述绝缘层来暴露所述第一半导体层的第三接触窗口；和具有第一导电型且填充所述第三接触窗口来形成集电极端子的第三半导体图案。
12.根据权利要求11所述的半导体器件，还包括形成于所述第一半导体图案上的第一硅化物层；形成于所述第二半导体图案上的第二硅化物层；以及形成于所述第三半导体图案上的第三硅化物层。
13.根据权利要求8所述的半导体器件，还包括形成于所述第一半导体图案的表面上的第一硅化物层；形成于所述第二半导体图案的表面上的第二硅化物层；以及形成于所述第二半导体层上的第三硅化物层。
14.根据权利要求8所述的半导体器件，其中，所述绝缘层包括顺序堆叠的氧化物层和氮化物层。
15.根据权利要求8所述的半导体器件，其中，所述第一半导体图案的高度与所述第二半导体图案的高度基本相同。
16.一种双极性晶体管，包括p型硅衬底；形成于所述p型硅衬底上的重掺杂的n型子集电极区；形成于所述子集电极区上的轻掺杂的n型单晶硅层；形成于轻掺杂的n型单晶硅层中以界定基极-发射极区和集电极接触区的器件隔离层；通过分别将n型掺杂剂离子注入所述基极-发射极区和所述集电极接触区中的轻掺杂的n型单晶硅层而形成的第一和第二低电阻集电极区，所述第一和第二低电阻集电极区连接到所述子集电极区；形成于所述基极-发射极区中的轻掺杂的n型单晶硅层上且作为基极的p型硅-锗层；形成于所述p型硅-锗层上的绝缘层，所述绝缘层包括设置于所述第一低电阻集电极区上的第一接触窗口和从所述第一接触窗口分开的第二接触窗口；以及填充所述第一接触窗口且形成发射极电极的n型多晶硅图案，和填充所述第二接触窗口且形成基极端子的p型多晶硅图案。
17.根据权利要求16所述的双极性晶体管，还包括形成于所述第二低电阻集电极区上的第一硅化物层；形成于所述n型多晶硅图案上的第二硅化物层；以及形成于所述p型多晶硅层上的第三硅化物层。
18.根据权利要求16所述的半导体器件，还包括钝化层，所述钝化层形成于所述轻掺杂的n型单晶硅层上且在所述绝缘层下，且具有暴露所述基极-发射极区上方的轻掺杂的n型单晶硅层的间隙。
19.根据权利要求16所述的半导体器件，其中，所述钝化层包括氧化硅层，且所述绝缘层包括顺序堆叠的氧化物层和氮化物层。
20.根据权利要求16所述的半导体器件，还包括具有平顶表面且形成于所述绝缘层下的第一低电阻集电极区上的n型硅-锗层；形成于所述绝缘层中的第三接触窗口；和填充所述第三接触窗口的n型第三多晶硅图案。
21.根据权利要求20所述的半导体器件，还包括分别形成于所述第一、第二和第三多晶硅图案上的第一、第二和第三硅化物层。
22.一种制造双极性晶体管的方法，包括形成具有第一导电型的第一半导体层；在所述第一半导体层上形成具有第二导电型的第二半导体层；在所述第二半导体层上形成绝缘层，所述绝缘层包括暴露所述第二半导体层的第一和第二接触窗口；形成具有第一导电型且填充所述第一接触窗口的第一多晶硅图案，所述第一多晶硅图案构成至少部分的发射极端子；以及形成具有第二导电型且填充所述第二接触窗口的第二多晶硅图案，所述第二多晶硅图案构成至少部分的基极端子。
23.根据权利要求22所述的方法，其中，形成所述第一和第二多晶硅图案包括在所述绝缘层上形成多晶硅层来填充所述第一和第二接触窗口；执行平面化工艺直到暴露所述绝缘层的上表面；在所述第一多晶硅图案上注入具有第一导电型的掺杂剂离子；和在所述第二多晶硅图案上注入具有第二导电型的掺杂剂离子。
24.根据权利要求22所述的方法，其中，形成所述第一和第二多晶硅图案包括在所述绝缘层上形成具有第一导电型的多晶硅层来填充所述第一和第二接触窗口；执行平面化工艺直到暴露所述绝缘层的上表面；和在所述第二多晶硅图案中注入具有第二导电型的掺杂剂离子。
25.根据权利要求23或24所述的方法，其中，形成所述绝缘层包括顺序形成氧化物层和氮化物层；和构图所述氮化物层和所述氧化物层。
26.根据权利要求23或24所述的方法，还包括在所述绝缘层中形成暴露所述第二半导体层的第三接触窗口；形成具有第一导电型且填充所述第三接触窗口的第三多晶硅图案；和当形成所述第一多晶硅图案时，同时通过在所述第一半导体层中注入第一导电型的离子来形成集电极端子。
27.一种制造双极性晶体管的方法，所述方法包括制备包括具有第一导电型且构成至少部分的集电极的第一半导体层的衬底，并且在所述第一半导体层中形成器件隔离层；形成具有第二导电型且构成至少部分的基极的第二半导体层；形成具有暴露所述第二半导体层的第一和第二接触窗口的绝缘层；在所述绝缘层上形成多晶硅层来填充所述第一和第二接触窗口；在所述绝缘层上进行平面化工艺直到暴露所述绝缘层，由此形成填充所述第一接触窗口的第一多晶硅图案和填充所述第二接触窗口的第二多晶硅图案；将第一导电型的掺杂剂离子注入所述第一多晶硅图案来形成发射极-基极结和发射极端子；以及将第二导电型的掺杂剂离子注入所述第二多晶硅图案来形成基极端子。
28.根据权利要求27所述的方法，其中，形成所述绝缘层还包括当形成所述第一和第二接触窗口时形成暴露所述第二半导体层的第三接触窗口；当将第一导电型的掺杂剂离子注入所述第一多晶硅图案时，将第一导电型的掺杂剂离子注入所述第三多晶硅图案。
29.根据权利要求27所述的方法，其中，制备所述衬底包括制备第二导电型的半导体衬底；将第一导电型的掺杂剂离子注入所述半导体衬底来形成作为第一导电型的第一高浓度集电极区的所述第一半导体层；在所述第一高浓度集电极区上形成具有第一导电型的外延硅层；在所述外延硅层中形成所述器件隔离层；和将第一导电型的掺杂剂离子注入所述外延硅层以形成接触所述第一高浓度集电极区的第二和第三高浓度集电极区。
30.根据权利要求29所述的方法，其中，形成所述第二半导体层包括在部分的所述外延硅层和所述器件隔离层上方形成氧化物层；且执行外延生长工艺或CVD工艺，来在通过所述氧化物层中的间隙暴露的所述外延硅层的部分上形成用第一导电型的离子掺杂的单晶外延硅-锗层。
31.根据权利要求29所述的方法，其中，形成所述第二半导体层包括执行外延生长工艺，来在通过所述氧化物层中的间隙暴露的所述外延硅层的部分上形成用第一导电型离子掺杂的单晶外延硅-锗层。
32.根据权利要求30所述的方法，还包括使用外延生长工艺或CVD工艺，在所述氧化物层上沉积多晶硅-锗层。
33.一种制造双极性晶体管的方法，包括形成具有第一导电型的第一半导体层，所述第一半导体层构成至少部分的集电极；在所述第一半导体层上形成钝化层，所述钝化层界定发射极-基极区；形成具有第二导电型的第二半导体层，所述第二半导体层构成至少部分的基极；形成具有暴露发射极-基极区的接触窗口的绝缘层；形成填充所述接触窗口且形成发射极端子的第一导电型的多晶硅图案；以及构图所述绝缘层和所述半导体区来界定基极端子。
全文摘要
本发明公开了包括具有基本相同高度的发射极端子和基极端子的双极性晶体管及其制造方法。双极性晶体管包括形成于作为集电极的半导体层上并作为基极的硅－锗层。双极性晶体管还包括具有用于发射极端子和集电极端子的接触窗口的绝缘层。通过形成填充接触窗口的多晶硅层且在多晶硅层上执行平面化工艺来形成发射极和集电极端子。执行离子注入工艺来形成多晶硅发射极端子和多晶硅基极端子。
文档编号H01L21/331GK1828929SQ20061000607
公开日2006年9月6日 申请日期2006年1月24日 优先权日2005年1月24日
发明者徐永大, 梁奉吉 申请人:三星电子株式会社