专利名称：N型射频ldmos的制造方法
技术领域：
本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种N型射频LDMOS 的制造方法。
背景技术：
现有射频LDMOS工艺中，为了降低源极的接线电感和电阻，提高共源放大器的射频增益，同时减少源极布线带来的不利的寄生参数并进一步减少版图面积，常采用重掺杂的沉阱将源极和接地的衬底相连，以提高器件性能。对耐压要求很高、外延层厚度较大的应用，沉阱的形成方式通常采用边形成外延层边进行沉阱注入，在外延层生长完成后进行推进，但由于沉阱杂质剂量很浓，外延层生长时会有较多的沉阱杂质挥发进设备腔体，对非沉阱区域进行自掺杂，使得漂移区下方形成一层浓度较高的P型杂质层，严重影响器件的击穿特性，导致击穿电压下降。如图1所示，为现有射频LDMOS的制造方法中自掺杂效应的示意图。现有射频 LDMOS的制造方法形成的现有射频LDMOS是形成在重掺杂的P型硅衬底上，包括了多层轻掺杂的P型外延层、以及形成于所述多层P型外延层中的重掺杂的P型沉阱，现有射频LDMOS 还包括形成于所述多层P型外延层中的P阱；形成于所述P阱上的栅极；以及形成于所述栅极旁侧的所述P阱中的N+区、P+区，所述P阱中的N+区作为器件的源区并引出源极、所述P阱中的P+区引出背栅极；还包括形成于所述栅极旁侧的所述多层P型外延层中N-漂移区和N+区，所述多层P型外延层中的N+区作为器件的漏区并引出漏极；所述源极和N+ 源区通过P阱、P+沉阱实现和P型衬底的连通。现有射频LDMOS的制造方法形成的现有射频LDMOS的一个缺点是在所述多层P型外延层的各层的界面处还包括自掺杂形成的P型埋层。所述自掺杂形成的P型埋层会严重影响器件的击穿特性，导致击穿电压下降。
发明内容
本发明所要解决的技术问题是提供一种N型射频LDMOS的制造方法，能显著改善器件的击穿特性且不受外延层厚度增加的限制、还具有工艺成本低、可调节性和适用性强的特点。为解决上述技术问题，本发明提供的N型射频LDMOS的制造方法包括如下步骤步骤一、在一 P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入。所述第一层P型外延层的掺杂杂质为硼、杂质体浓度为1. OEHcnT3 1. 0E15cm_3。所述P型沉阱的P型杂质离子注入的工艺条件为注入杂质为硼、注入剂量为1. OE 15cm"2 1. 0E16cnT2、注入能量为50keV 150keVo步骤二、在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入。所述N型埋层的N型杂质离子注入的工艺条件为注入杂质为磷或砷、注入剂量为 1. 0E12cnT2 1. 0E13cnT2、注入能量为 30keV lOOkeV。
步骤三、重复步骤一中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上重复生长多层中间P型外延层和最顶层P型外延层；每层所述中间P型外延层生长后都重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的 N型杂质离子注入工艺对每层所述中间P型外延层进行离子注入；所述最顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺对所述最顶层P型外延层进行离子注入。所述多层中间P型外延层的层数大于等于0，所述第一层P型外延层、各所述中间P型外延层、所述最顶层P型外延层的各层厚度、总层数以及总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15V/ μ m。
步骤四、对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层界面处形成所述N型埋层。所述退火推进的温度为1000°C 1200°C、时间为30分钟 2小时，在各P型外延层界面处形成所述N型埋层。在各P型外延层界面处形成所述N型埋层的厚度为0. 5 μ m 1 μ m、体浓度为1. 0E15cnT3 1. 0E16cnT3。步骤五、形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。与现有技术相比，本发明具有以下技术效果本发明采用一种介于外延层之间的全区域注入工艺，能显著改善由于外延层生长过程中由于沉阱杂质的自掺杂引起器件击穿电压下降的问题，而且全区域注入不需要额外的掩模版，不会显著增加工艺成本，同时不受外延层厚度增加的限制，注入条件可根据实际的外延层工艺进行调节，可调节性和适用性强，能够显著改善器件的击穿特性，特别是能够显著改善厚外延、高耐压的器件的击穿特性。
下面结合附图和具体实施方式
对本发明作进一步详细的说明图1是现有射频LDMOS的制造方法中自掺杂效应的示意图；图2是本发明射频LDMOS的制造方法的流程图；图3-图7是本发明实施例一射频LDMOS的制造方法中各步骤的器件示意图；图8是现有方法和本发明实施例二方法形成的射频LDMOS的击穿时碰撞电离率的比较示意图。
具体实施例方式如图2所示，是本发明射频LDMOS的制造方法的流程图；如图3 图7所示，是本发明实施例一射频LDMOS的制造方法中各步骤的器件示意图。本发明实施例射频LDMOS的制造方法包括如下步骤步骤一、如图3所示，在一重掺杂的P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P型沉阱的区域进行所述P型沉阱的P型杂质离子注入形成未推进的P型沉阱。所述第一层P型外延层的掺杂杂质为硼、杂质体浓度为1. OEHcnT3 1.0E15CnT3。所述P型沉阱的区域用光刻胶进行定义。所述P型沉阱的P型杂质离子注入的工艺条件为注入杂质为硼、注入剂量为1. OE 15cm"2 1. 0E16cnT2、注入能量为50keV 150keVo步骤二、如图4所示，在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入形成未推进的N型埋层。所 述N型埋层的N型杂质离子注入的工艺条件为注入杂质为磷或砷、注入剂量为1. OE 12cm"2 1. 0E13cnT2、注入能量为30keV lOOkeV。步骤三、如图5所示，重复步骤一中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上生长第二层P型外延层，所述第二层P型外延层为中间P型外延层；所述第二层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺进行离子注入，分别形成所述第二层P型外延层的未推进的P型沉阱和未推进的N型埋层。如图6所示，重复步骤一中的所述第一层P 型外延层的生长工艺在所述第二层P型外延层上生长顶层P型外延层，所述顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺进行离子注入形成未推进的P型沉阱，所述顶层P型外延层并不重复进行步骤二中的所述N型埋层的N型杂质离子注入工艺。所述第一层P型外延层、所述第二层P型外延层、所述最顶层P型外延层的各层厚度、总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为 15V/ym0步骤四、如图6所示，对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各 P型外延层的2个界面处形成所述N型埋层，所述第一层P型外延层、所述第二层P型外延层、所述最顶层P型外延层形成一整体的P型外延层。所述退火推进的温度为1000°c 1200°C、时间为30分钟 2小时。在各P型外延层界面处形成所述N型埋层的厚度为 0. 5 μ m 1 μ m、体浓度为 1. 0E15cnT3 1. 0E16cnT3。步骤五、如图7所示，形成所述N型射频LDMOS的P阱、N-漂移区、源极、栅极、漏极。如图7所示，所述P阱形成于所述P型外延层中；所述栅极形成于所述P阱上；在所述栅极旁侧的所述P阱中的形成一 N+区和一 P+区，所述P阱中的N+区作为器件的源区并引出源极、所述P阱中的P+区引出背栅极；在所述栅极旁侧的所述P型外延层中形成一 N-漂移区和一 N+区，所述P型外延层中的N+区作为器件的漏区并引出漏极；所述源极和N+源区通过P阱、P+沉阱实现和P型衬底的连通。图8是现有方法和本发明实施例二方法形成的射频LDMOS的击穿时碰撞电离率的比较示意图。所述碰撞电离率的比较示意图是利用计算机仿真软件对器件特性进行模拟， 现有方法和本发明实施例二方法形成的射频LDMOS的耐压要求都为100V、外延层厚度都 7 μ m且都是经过两次外延层生长、每次生长3. 5 μ m。现有方法形成的射频LDMOS由于沉阱杂质自掺杂，最后在3. 5 μ m深处存在一较浓的P型埋层，器件的击穿电压只有61V，如图8 所示，器件的耗尽区处于器件的表面较浅的位置。而本发明实施例二方法在第一次外延层生长后，注入能量为25keV、剂量为3. 0E12cm_2的磷，在漏极施加高偏压时，N型埋层将充分耗尽，器件的击穿电压可升高达104V，如图8所示，器件的耗尽区处于器件的较深的位置。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
权利要求
1.一种N型射频LDMOS的制造方法，其特征在于，包括如下步骤步骤一、在一 P型硅衬底上形成第一层P型外延层，在所述第一层P型外延层中形成P 型沉阱的区域进行所述P型沉阱的P型杂质离子注入；步骤二、在所述第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入；步骤三、重复步骤中的所述第一层P型外延层的生长工艺在所述第一层P型外延层上重复生长多层中间P型外延层和最顶层P型外延层；每层所述中间P型外延层生长后都重复步骤一中的所述P型沉阱的P型杂质离子注入工艺和步骤二中的所述N型埋层的N型杂质离子注入工艺对每层所述中间P型外延层进行离子注入；所述最顶层P型外延层生长后重复步骤一中的所述P型沉阱的P型杂质离子注入工艺对所述最顶层P型外延层进行离子注入；步骤四、对所述P型硅衬底进行退火推进，形成所述P型沉阱和在各P型外延层界面处形成所述N型埋层；步骤五、形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。
2.如权利要求1所述的方法，其特征在于步骤一中所述第一层P型外延层、步骤三中的各所述中间P型外延层和所述最顶层P型外延层的掺杂杂质为硼、杂质体浓度为 1. 0E14cm_3 1. 0E15cm_3。
3.如权利要求1所述的方法，其特征在于步骤一和步骤三中所述P型沉阱的P型杂质离子注入的工艺条件为注入杂质为硼、注入剂量为1. 0E15cnT2 1. OEiecnT2、注入能量为 50keV 150keVo
4.如权利要求1所述的方法，其特征在于步骤二和步骤三中所述N型埋层的N型杂质离子注入的工艺条件为注入杂质为磷或砷、注入剂量为1. OE 12cm-2 1. 0E13cnT2、注入能量为30keV lOOkeV。
5.如权利要求1所述的方法，其特征在于所述多层中间P型外延层的层数大于等于 0，所述第一层P型外延层、各所述中间P型外延层、所述最顶层P型外延层的各层厚度、总层数以及总厚度能根据器件的耐压要求进行调整，各所述P型外延层的厚度和器件的耐压关系为15ν/μ 。
6.如权利要求1所述的方法，其特征在于步骤四中所述退火推进的温度为1000°C 1200°C、时间为30分钟 2小时。
7.如权利要求1所述的方法，其特征在于步骤四中在各P型外延层界面处形成所述N 型埋层的厚度为0. 5 μ m 1 μ m、体浓度为1. 0E15cnT3 1. 0E16cnT3。
全文摘要
本发明公开了一种N型射频LDMOS的制造方法，包括步骤在硅衬底上形成第一层P型外延层并进行P型沉阱的P型杂质离子注入；在第一层P型外延层的全部区域进行N型埋层的N型杂质离子注入；生长多层中间P型外延层和最顶层P型外延层；中间P型外延层生长后都重复步骤一和步骤二的注入工艺进行离子注入；最顶层P型外延层生长后重复步骤一的注入工艺进行离子注入；进行退火推进，形成P型沉阱和在各P型外延层界面处形成N型埋层。形成所述N型射频LDMOS的P阱、漂移区、源极、栅极、漏极。本发明方法能显著改善器件的击穿特性且不受外延层厚度增加的限制、还具有工艺成本低、可调节性和适用性强的特点。
文档编号H01L21/265GK102376570SQ20101025729
公开日2012年3月14日 申请日期2010年8月19日 优先权日2010年8月19日
发明者王海军, 钱文生, 韩峰 申请人:上海华虹Nec电子有限公司