专利名称：成像装置、显示成像装置以及电子设备的制作方法
技术领域：
本发明涉及均具有光检测元件和驱动元件的成像装置和显示成像装置 (display-imaging device)以及设置有该显示成像装置的电子设备。
背景技术：
近来，已通过添加用于检测和控制其上所显示的图像的亮度和对比度的光检测元件或光检测器(诸如光电二极管)来改进诸如液晶显示装置和有机EL显示装置的显示装置。光电二极管与显示装置上所安装的驱动元件(诸如TFT (薄膜晶体管))和显示元件一起协同运行。见日本专利公开第2009-931M号(专利文献1)和第2009-177127号(专利文献2)。在光电二极管中，已知平面形状的PIN型光电二极管。这种PIN型光电二极管包括顺次设置在基板上的P型、i型及η型半导体(或多晶硅)这三层。
发明内容
具有在同一基板上所形成的光检测元件和驱动元件的上述显示成像装置(诸如光学式触摸面板)需要这两个元件具有同等高的特征值。不幸的是，现有显示成像装置存在缺点，即，光电二极管(光检测元件)需要具有薄半导体层(沟道层)，以使得当TFT(驱动元件)关闭时其具有受限的漏电流。薄半导体层(用于光电转换)透射进入光检测元件的入射光的大部分，这导致不充分的光检测灵敏度(或者很低的检测光量)。根据上述专利文献1，通过在基板的同一基础层上形成用于驱动元件的第一有源层(沟道层)和用于光检测元件的第二有源层并使得后者比前者具有更高光吸收率来解决这个问题。具体而言，使得用于光检测元件的第二有源层比用于驱动元件的第一有源层更厚。使第二有源层比第一有源层更厚的缺点在于在驱动元件与光检测元件之间这些有源层不能通过同一步骤被形成。这使得制造过程复杂。另一方面，根据上述专利文献2，通过形成PIN型光电二极管(光检测元件)使得其中间半导体区被掺杂低浓度P型杂质并且正电压被施加至控制电极来解决上述问题。这种配置允许电子空穴对在中间层中的耗尽区中生成后被立刻分开，从而易于生成光电流。 因此，即使中间半导体区的沟道长度(L长度)增大，光电流也不会饱和，使得能够实现增强的光检测灵敏度。但是，这种技术具有缺点，S卩，需要光检测元件的中间半导体区(沟道区)以比驱动元件的沟道区更高浓度的杂质掺杂。换句话说，沟道层(半导体层)中的杂质(或载流子)的浓度在光检测元件与驱动元件之间需要不同。这需要新的步骤，并使制造过程复杂。如上所述，现有技术在允许形成在同一基板上的光检测元件和驱动元件都具有高特征值而不需要复杂制造步骤方面具有困难。因此，期望寻求对此的改善措施。鉴于上述问题完成了本发明。本发明的一个目的是提供一种不需要复杂的制造处理就能被生产的成像装置、显示成像装置以及电子设备。它们具有都拥有高特征值的光检测元件和驱动元件。本发明的实施方式在于一种成像装置，其具有设置在基板上的多个光检测元件以及设置在基板上的多个驱动元件，每个光检测元件均具有用于沟道区的第一半导体层， 每个驱动元件均具有用于沟道区的第二半导体层，其中，第一和第二半导体层均为结晶化半导体层，第一和第二半导体层的厚度和杂质浓度均大致相同，并且第一和第二半导体层均具有2. OX IO17(cm—3)以下的平均陷阱能级密度，平均陷阱能级密度是在本征费米能级 Ei 士0. 2eV范围内通过FE (场效应)方法获得的陷阱能级密度的平均值。本发明实施方式也在于一种具有被设置在基板上的多个显示元件、光检测元件以及驱动元件的显示成像装置。本发明实施方式也在于一种设置有根据本发明实施方式的显示成像装置的电子设备。根据本发明的实施方式，在成像装置、显示成像装置以及电子设备中，光检测元件和驱动元件分别具有厚度及杂质浓度彼此近似相等的第一半导体层和第二半导体层。此结构允许通过同一处理容易地形成两种类型的半导体层。换句话说，两种类型的半导体层不需要厚度和杂质浓度不同。此外，第一和第二半导体层具有不高于2. OX IO17 (cm—3)的平均陷阱能级密度，使得光检测元件和驱动元件都具有高特征值(分别地，诸如检测到的光量及晶体管开关电流比)。根据本发明的实施方式，在成像装置、显示成像装置以及电子设备中，光检测元件和驱动元件分别具有厚度及杂质浓度彼此近似相等的第一半导体层和第二半导体层。此外，第一和第二半导体层具有不高于2.0X1017(cnT3)的平均陷阱能级密度。因此，不需要复杂的制造处理，就能够通过同一处理容易地形成两种类型的半导体层，并且光检测元件和驱动元件都能够具有高特征值。
图1是示出了关于本发明一个实施方式的成像装置的结构的示意性截面图；图2是图1中所示的成像装置的像素结构的电路图；图3是示出了陷阱能级密度的示意图；图4是示出了陷阱能级密度的特征性能的示图；图5是示出了用于制造关于实施方式的成像装置的步骤的流程图；图6A至图61是示出了图5所示的每个步骤的截面图；图7是示出了用于制造关于比较例2的成像装置的步骤的流程图；图8A至图8C是示出了图7所示的每个步骤的截面图；图9A至图9B是示出了比较例和实施例中的平均陷阱能级密度的特征性能的示图；图10是示出了实施例中平均陷阱能级密度与光检测元件和TFT元件的特征性能之间的关系的示图；图11是示出了实施例中平均陷阱能级密度与光检测元件和TFT元件的特征性能之间的关系的示图12是示出了在关于实施例和比较例的光检测元件中L长度与可见光检测的特征性能之间的关系的示图；图13是示出了在关于实施例和比较例的光检测元件中L长度与红外光检测的特征性能之间的关系的示图；图14是示出了应用了图1中所示的成像装置的显示成像装置的结构实例的示意性截面图；图15是示出了应用了图1中所示的成像装置的显示成像装置的另一个结构实例的示意性截面图；图16是示出了显示成像装置的应用例(1)的外观的斜视图；图17A和图17B是分别示出了显示成像装置的应用例( 的前面外观和背面外观的斜视图；图18是示出了应用例(3)的外观的斜视图；图19是示出了应用例的外观的斜视图；并且图20A至图20G是示出了应用例(5)的正面图(图20A)、侧面图(图20B)、闭合状态的正面图(图20C)、左侧图(图20D)、右侧图(图20E)、顶视图(图20F)以及底面图 (图 20G)。
具体实施例方式下面，将参照附图更详细描述本发明的实施方式。将以所述顺序进行描述。1.实施方式(光检测元件和驱动元件的半导体层(沟道层)具有在预定范围内建立的平均陷阱能级密度的成像装置)2.应用例(显示成像装置和电子设备)实施方式[成像装置1的截面结构]图1示出了根据本发明一个实施方式的成像装置1的截面结构的实例。成像装置 1具有多个成像像素(或稍后所述的像素10)。成像装置1由依次一个在另一个上面地被顺序排列的基板11、栅绝缘膜12、层间绝缘膜13以及平坦化膜14构成。在其基板11上还具有多个TFT元件2 (驱动元件)和多个光检测元件3 (光接收元件)。通过诸如玻璃、塑料、石英以及氧化铝的透明(透光)材料形成基板11。栅绝缘膜12形成在基板11上，栅极21和31(稍后描述)被插入其间。如稍后所述，N+层22N+、LDD (轻掺杂漏)层22L、P+层32P+、N+层32N+以及I层321形成在栅绝缘膜上。层间绝缘膜13形成在栅绝缘膜12、矿层22矿、0)0层221^、？+层32 +、矿层32矿以及I 层321上。平坦化膜14形成在上述层间绝缘膜13以及稍后所述的源极23S、漏极23D、阳极33A以及阴极33C上。上述的栅绝缘膜12、层间绝缘膜13以及平坦化膜14通过诸如氮化硅(SiN)和氧化硅(SiO)的绝缘材料或有机树脂膜形成。它们中的每一个可以通过单一材料来形成或不同材料的多层来形成。(TFT 元件 2)TFT元件2为驱动稍后所述的光检测元件3 (当光检测和光接收时)的元件。所图解说明的为MOS (金属氧化物半导体)型的TFT。其由栅极21、栅绝缘膜12 (上述)、一对N+
5层22N+、一对LDD层22L、I层221 (第二半导体层)、源极23S以及漏极23D构成。栅极21形成在与I层221相对的区域中，栅绝缘膜12被插入其间。通过诸如磷(P)的η型杂质重掺杂的η型半导体构成一对N+层N+。其中一个被电连接至源极23S，另一个被电连接至漏极23D。此η型半导体为允许高载流子(电子)迁移率的结晶化(或结晶)半导体。例如，其包括多晶硅(P-Si)和微晶硅(μ-Si)。如稍后所述，多晶硅的N+层22Ν+能够通过以下方式形成利用CVD(化学气相沉积)通过非晶硅 (a-Si)成膜并随后通过激光束(诸如准分子激光)辐射来退火所形成的膜。一对LDD层22L由通过η型杂质(诸如P)轻掺杂的η型半导体形成。它们中的每一个形成在一对N+层22Ν+的每一个与I层221之间。类似于N+层22Ν+，LDD层22L也通过结晶化(晶体)半导体形成。I层221由仅掺杂用于调节Vth (阈值)的杂质的i型半导体形成。期望形成沟道区。类似于N+层22N+，其也通过结晶化(晶体)半导体形成。其具有与稍后所述的光检测元件3中的I层321几乎一致的厚度和杂质浓度。换句话说，I层221和I层321在厚度和杂质浓度上几乎彼此一致。具体而言，厚度约为30nm至60nm，并且杂质量为3 X IO11至 8X10n(atm/cm2)o换句话说，这些层通过随后所说明的同一处理形成。源极23S和漏极23D每一个都为铝(Al)的单层，或Ti/Al/Ti或Mo/Al/Mo的复合层。(光检测元件3)光检测元件3意在检测入射在具有光检测器(光接收器)功能的I层321 (第一半导体层)上的光。所图解说明的是PIN型光电二极管。光检测元件3由栅极31、栅绝缘膜12、广层32广、矿层32矿、I层321、阳极33A以及阴极33C(除第一个之外都在上面被提及)构成。栅极31形成在与I层321相对的区域中，栅绝缘膜12被插入其间。类似于上述栅极21，其也通过诸如Mo的导电材料形成。P+层32P+由通过诸如硼(B)的ρ型杂质重掺杂的ρ型半导体形成。其被电连接至阳极33Α。ρ型半导体为结晶化(晶体)半导体，使其具有高载流子(空穴)迁移率。如在上述N+层22Ν+中一样，N+层32Ν+由通过η型杂质(诸如P)重掺杂的η型半导体形成。其被电连接至阴极33C。η型半导体为结晶化(晶体)半导体，使其具有高载流子(电子)迁移率。类似于上述I层221，I层321由仅掺杂用于Vth调节的杂质的i型半导体形成。 其具有形成在其中的沟道区。类似于N+层32N+，I层321也由结晶化(晶体)半导体构成。 此I层321在厚度和杂质浓度方面与TFT元件2中的I层221基本上相同。I层321优选具有沟道长度Ll(图1所示)，其为4.0μπι以上40μπι以下。(随后，将给出详细描述。)如上述源极23S和漏极23D的情况一样，阳极33Α和阴极33C每一个都为铝(Al) 的单层，或Ti/Al/Ti或Mo/Al/Mo的复合层。[像素10的电路结构]成像装置1中的像素10具有下面参照图2所述所构成的电路。图2是图解说明像素10的电路结构的典型实例的示图。每个像素10具有光检测元件3(上述)、三个TFT 元件2A、2B以及2C(如上述TFT元件2)以及电容元件Cl。另外，每个像素10被连接至电源线VDD、信号线Lsig(光检测元件3所获取的光检测信号被发送至其中)、复位线(用于复位操作)以及读取线用于读取或输出光检测信号)。光检测元件3的栅极和阴极连接至电源线VDD，阳极连接至TFT元件2A的漏极、电容元件Cl的一端以及TFT元件2B的栅极。TFT元件2A的栅极连接至复位线L,eset，源极连接至地。电容元件Cl的另一端也连接至地。TFT元件2B的源极连接至电源线VDD，漏极连接至TFT元件2C的漏极。TFT元件2C的栅极连接至读取线L,ead，源极连接至信号线Lsig。具有如上所述构成的电路的每个像素10以下述方式实现光检测。首先，TFT元件 2A在其从复位线L_et接收到复位信号后立刻导通，结果，电容元件Cl的一端被初始化(或复位)成地电位。随后，当光入射时，光检测元件3生成光电流，并且与光电流大小成比例的电荷被累积在电容元件Cl中。TFT元件2B响应于来自读取线L_d的读取信号而导通， 使得光检测信号(或光接收信号)被发出(或被读出)。换句话说，构成源跟随器电路的 TFT元件2B放大所述信号(响应于电容元件Cl中所累积的电荷)，因此，经放大的信号通过TFT元件2C被发出至信号线Lsig。[陷阱能级密度]成像装置1在TFT元件2的I层221中和光检测元件3的I层321 (沟道区)中具有作为其特性之一的陷阱能级密度。陷阱能级密度为参照图3和图4在下面所描述的参数。任何半导体通常或多或少具有一些缺陷，它们破坏晶格的规则周期性，并且以与施主或受主杂质相同的方式将能级(陷阱能级)引入禁带。能级将跨过导带和价带的跃迁分开。载流子跃迁的可能性依赖于阶跃的大小，因此，陷阱能级有利于这种跃迁，并剧烈影响载流子寿命。通过陷阱能级密度来定义存在多少特定的陷阱能级。换句话说，陷阱能级密度被视为与沟道区中载流子寿命相关的参数。载流子寿命与陷阱能级密度成反比，并且光电流与载流子寿命成比例(如随后被详细讨论的一样)。在本发明的实施方式中，根据在本征费米能级Ei 士 0.2eV范围内通过FE (场效应) 方法所获取的陷阱能级密度的平均值的平均陷阱能级密度来规定I层221和I层321。下面，详细说明这样做的原因。首先，载流子的寿命不仅依赖于杂质的剂量也依赖于与半导体膜接触的绝缘膜的状态及由激光辐射步骤所导致的膜质量(包括晶体状态)而变化。可以认为，能够确切规定载流子寿命的参数为平均陷阱能级密度。根据FE法，能够通过活化能fe的函数表示陷阱能级密度，因此，如随后被详细讨论的一样，能够通过计算活化能fe获得陷阱能级密度。此外，任何由多晶硅所构成的电子装置通常具有两种类型的陷阱能级密度晶粒边界陷阱能级密度(grain boundary trap level density)，存在于多晶硅的晶粒边界处；及界面陷阱能级密度(interfacial trap level density)，存在于多晶硅层与栅绝缘膜之间的界面处。FE法能够依照晶粒边界陷阱能级和界面陷阱能级的和值来获得陷阱能级。典型地，能够通过下面的公式(1)至(6)获得作为如上所述被特征化的参数的陷阱能级密度。公式⑴至(5)分别表示I层221和I层321(沟道区)中的活化能fe、泊松方程、表面电场、表面电势以及膜内电荷。顺便提及，能够通过测量依赖于温度特性(温度变化)的电流改变来获得活化能权。这些参数被代入公式(6)，从而给出陷阱能级密度 N(Ea)0如果陷阱能级密度N(Ea)被表示为活化能fe的函数，则它也可以通过下面的公式(7)被表示。现在，如果通过测量依赖于温度特性(温度变化)的电流的改变来获取活化能 Ea,则能够获得I层221和I层321 (沟道区)中的陷阱能级密度N(Ea)。
活化能Ea
权利要求
1.一种成像装置，包括多个光检测元件，设置在基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在所述基板上，每个均具有用于沟道区的第二半导体层，其中所述第一半导体层和所述第二半导体层均为结晶化半导体层， 所述第一半导体层和所述第二半导体层的厚度和杂质浓度大致相等，并且所述第一半导体层和所述第二半导体层均具有不高于2. OX IO17cnT3的平均陷阱能级密度，所述平均陷阱能级密度是在本征费米能级Ei 士0. 2eV范围内通过场效应法获得的陷阱能级密度的平均值。
2.根据权利要求1所述的成像装置，其中，所述第一半导体层和所述第二半导体层具有不高于1. 2 X ΙΟ17 3的平均陷阱能级密度。
3.根据权利要求1所述的成像装置，其中，所述第一半导体层中的沟道区具有不小于 4. Oym的沟道长度。
4.根据权利要求3所述的成像装置，其中，所述第一半导体层和所述第二半导体层具有不低于5. 6X IO16CnT3的平均陷阱能级密度。
5.根据权利要求1所述的成像装置，其中，所述光检测元件对于红外光敏感。
6.根据权利要求1所述的成像装置，其中，所述光检测元件由PIN型光电二极管构成， 并且所述驱动元件由MOS型薄膜晶体管构成。
7.根据权利要求6所述的成像装置，其中，所述薄膜晶体管用于驱动所述光电二极管。
8.一种显示成像装置，包括 多个显示元件，设置在基板上；多个光检测元件，设置在所述基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在所述基板上，每个均具有用于沟道区的第二半导体层，其中所述第一半导体层和所述第二半导体层均为结晶化半导体层， 所述第一半导体层和所述第二半导体层的厚度和杂质浓度大致相等，并且所述第一半导体层和所述第二半导体层均具有不高于2. OX IO17cnT3的平均陷阱能级密度，所述平均陷阱能级密度是在本征费米能级Ei 士0. 2eV范围内通过场效应法获得的陷阱能级密度的平均值。
9.一种电子设备，设置有显示成像装置，所述显示成像装置包括 多个显示元件，设置在基板上；多个光检测元件，设置在所述基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在所述基板上，每个均具有用于沟道区的第二半导体层，其中所述第一半导体层和所述第二半导体层均为结晶化半导体层， 所述第一半导体层和所述第二半导体层的厚度和杂质浓度大致相等，并且所述第一半导体层和所述第二半导体层均具有不高于2. OX IO17cnT3的平均陷阱能级密度，所述平均陷阱能级密度是在本征费米能级Ei 士0. 2eV范围内通过场效应法获得的陷阱能级密度的平均值。
全文摘要
本申请披露了成像装置、显示成像装置以及电子设备，该成像装置包括多个光检测元件，设置在基板上，每个均具有用于沟道区的第一半导体层；以及多个驱动元件，设置在该基板上，每个均具有用于沟道区的第二半导体层，其中，第一和第二半导体层均为结晶化半导体层，第一和第二半导体层的厚度和杂质浓度大致相等，并且第一和第二半导体层均具有不高于2.0×1017(cm-3)的平均陷阱能级密度，该平均陷阱能级密度是在本征费米能级Ei±0.2eV范围内通过FE(场效应)法获得的陷阱能级密度的平均值。
文档编号H01L27/146GK102315235SQ20111018480
公开日2012年1月11日 申请日期2011年7月1日 优先权日2010年7月9日
发明者伊藤良一, 佐佐木义一, 池田雅延, 石原圭一郎 申请人:索尼公司