专利名称：增加pecvd氮化硅膜层的压缩应力的方法
技术领域：
本发明涉及一种控制半导体装置膜层的压缩应力的方法，特别是一种形成具有高压缩应力膜层的方法。
背景技术：
在对一基板进行加工以制作电路或显示器的过程中，通常要将基板曝露于一能将材质沉积于其上或蚀刻其上的材质的受激发制程气体。化学气相沉积(CVD)制程，使用受一高频电压或微波能激发的制程气体，将材质沉积在基板上，其可为一层、一接触孔充填物、或是其他选择性的沉积结构。此沉积层可经蚀刻或采用别的方法加工而在基板上形成主动或被动元件，例如金氧半导体场效电晶体(metal-oxide-semiconductor field effect transistors ；MOSFETs)及其他元件。一个 MOSFET 通常具有一源极(source)区、 一漏极(drain)区、以及一介于源极和漏极间的通道(channel)区。在MOSFET元件中，一栅极(gate electrode)形成于上方，并通过一栅介电质与通道隔离，以控制源极和漏极间的传导。这类元件可以利用如减低供给电压、栅介电质厚度或通道长度等方法而改善其性能。然而，在元件的尺寸和间隙越变越变小的当下，像这样的传统方法面临到装载 (mounting)的问题。例如，在通道长度很短的情况下，通过减少通道长度而产生的增加单位面积电晶体数以及饱和电流的好处，会被不受欢迎的载体速度饱和效应(carrier velocity saturation effect)抵销掉。而通过减小栅介电质厚度所带来的类似优势，如 栅极阻滞的降低，则在小型元件上受到局限，这是因为栅极泄漏电流的增多及电荷贯通介电质，因而逐渐损毁电晶体。降低供给电压可使操作功率度下降，但是电晶体的临界电压 (threshold voltage)使得上述之下降情形同样受到限制。在一个相当近期才发展出来而用以增进电晶体效能的方法中，是施加应力于一沉积材质的原子晶格(atomic lattice)，以增进此材质本身或是由一受应力沉积材质施力而产生应变(strain)的上方或下方材质的电子特性。晶格应变(lattice strain)能够提升半导体(例如硅)的载体迁移率，因而提高经掺杂的硅电晶体的饱和电流，进而增进其性能。例如，经由沉积具有压缩(compressive)或拉伸(tensile)应力本质的电晶体组成材质，则局部晶格应变可在电晶体通道区中被引发。例如，用作为蚀刻终止材质及栅极硅化物材质的间隔层的氮化硅材质，可经沉积而作为应力材质，而可在电晶体通道区中引发一应变。而沉积材质所需求的应力型态则视受应力材质的种类而定。例如，CMOS元件制程中，负通道(NMOS)掺杂区覆有一具有正拉伸应力(positive tensile stress)的抗拉材质 (tensile stressed material)，而正通道MOS(PMOS)掺杂区覆有一具有负应力值的高度压缩材质(compressive stressed material)。因此，期望可制作具有预定应力型态的受应力材质，像是拉伸应力或压缩应力；亦可控制沉积材质产生的应力度；更可沉积此类的受应力材质，而能在基板上产生均勻的局部应力或应变；另外亦期望具有一可在基板上的主动或被动元件上面形成受应力材质，而不毁损元件的制程。更进一步期望沉积膜层是高度均勻覆盖(或保形；conformal)，以作为表面形貌(topography)的基础。
发明内容
有许多技术可以单独或合并地使用，以制作具需求特性的受应力膜层。一半导体元件的一膜层的压缩应力，可单独或合并使用一或多种技术而加以控制的。本发明的一第一组实施例是通过将氢加入沉积化学作用中，以提高氮化硅的压缩应力，并降低以高压缩应力氮化硅膜层制作的元件的元件缺陷，而该具高压缩应力的氮化硅膜层是于存有氢气的状态下形成。一氮化硅膜层可包含一初始层，其于无氢气流下形成，作为一氢气流下制成的一高应力氮化物层的底层。根据本发明的一实施例所形成的氮化硅膜层，可具一 2. SGI^a或更高的压缩应力。根据本发明的一实施例，用以制作氮化硅的一方法的一实施例包含配置一含一表面的基板于一制程室中；以及将此位于制程室的表面在一含氢等离子中曝露于一含硅前导物，而将氧化硅沉积于此表面上。根据本发明用以形成氮化硅的一方法的一实施例，其包含配置一含一表面的工件(workpiece)于一制程室中；在缺乏沉积的条件下，将此表面曝露于一等离子，以移除污染物；及在存有一氢气流的状态下，于此经等离子处理过的表面上沉积一氮化硅层。根据本发明用以形成氮化硅的一方法的另一实施例，其包含配置一含一表面的工件于一制程室中；于此表面上形成一缓冲层；在一氢气流存在下，于此缓冲层上沉积一氮化硅层。根据本发明用以形成氮化硅的一方法的再一实施例，其包含配置一含一表面的工件于一制程室中；于此表面上沉积一膜层迭(film stack)，此膜层迭包含一在无氢气流的状态下形成的氮化硅初始层，以及接着在氢气流存在下所形成的一高压缩应力的氮化硅层。根据本发明用以避免一元件内的缺陷形成的一方法的一实施例，其包含将一表面以一等离子处理，并在一氢气流的存在下，于此处理过的表面上沉积一氮化硅层。根据本发明用以避免一元件内的缺陷形成的一方法的另一实施例，其包含在一表面上沉积一缓冲层，并且在一氢气流的存在下，于此缓冲层上沉积一氮化硅层。根据本发明用以避免一元件内的缺陷形成的一方法的再一实施例，其包含在一无氢气流的状态下，沉积一氮化硅初始层；在一氢气流存在下，将一高压缩应力氮化硅层沉积在此氮化硅初始层上。根据本发明用以避免一元件内的缺陷形成的一方法的再一实施例，其包含在一无氢气流的状态下，于一表面上沉积一氮化硅初始层；在一氢气流存在下，将一高压缩应力氮化硅层沉积在此氮化硅初始层上；将此高压缩应力氮化硅层以一稀释的NF3等离子回蚀。根据本发明的一膜层迭的一实施例，其包含一氧化缓冲层，以及一位于其上的氮化硅层，此氮化硅层于氢气存在下沉积且具一高压缩应力。根据本发明的一膜层迭的另一实施例，其包含一氮化硅初始层，其介于一氧化缓冲层及一高压缩应力氮化硅层间，该初始层具有一较上方氮化硅层为低的压缩应力。根据本发明形成氮化硅的一方法的一实施例，其包含(i)配置一含一表面的基板于一制程室中；(ii)在无等离子的状态下，将该位于该制程室的表面曝露于一含硅的前导气体中，由此在此表面上形成一含硅层；及(iii)将位于该制程室的该含硅层曝露于一含氮等离子， 由此形成氮化硅。重复步骤(ii)-(iii)以增加该氮化硅的厚度。根据本发明用以形成氮化硅的一方法的一实施例，其包含(i)配置一含一表面的基板于一制程室中；(ii)在一第一含氮等离子中，将位于该制程室的该表面曝露于一含硅的前导气体；及(iii)将此曝露表面处以一第二含氮等离子，以形成氮化硅。重复步骤 (ii)-(iii)以增加此氮化硅的厚度。根据本发明用以增强一氮化硅膜层的拉伸应力的一方法的一实施例，其包含在一低于40(TC且存有一含氮等离子下，沉积一氮化硅膜层，并使此氮化硅沉积膜层曝露于紫外辐射照射之下。根据本发明用以形成一具高拉伸应力的氮化硅膜层的一方法的一实施例，其包含在存有一成孔剂(porogen)的状态下，沉积氮化硅膜层；将此氮化硅沉积膜层曝露于一等离子或紫外辐射两者的至少其一处理，以释出成孔剂；稠化氮化硅膜层，以减低因释出成孔剂而造成的气孔尺寸，且使氮化硅膜层内的Si-N键被拉伸(产生应变)，进而赋予一拉伸应力给氮化硅膜层。根据本发明制作一 MOS电晶体结构的一方法的一实施例，其包含在一栅氧化物层之上形成一多晶硅层；置入锗使的与此多晶硅层的一第一部分接触；将位于制作一栅极所选定的一部分以外的多晶硅层及栅氧化物层移除。一具有拉伸应力的均勻覆盖氮化物层于此栅极上方形成，施用热能于栅极，并对此均勻覆盖的氮化物层进行蚀刻，以于邻接栅极处形成一间隙物结构。根据本发明制作一 MOS电晶体结构的一方法的一实施例，其包含在一栅氧化物层上方形成一多晶硅层；将位于制作一栅极所选定的一部分以外的多晶硅层及栅氧化物层移除；于此栅极上形成一具有拉伸应力的均勻覆盖氮化物层。对此栅极施以热能，并对此均勻覆盖的氮化物层进行蚀刻，以于邻接栅极处形成一间隙物结构，在此栅极及此间隙物结构上形成一氮化硅蚀刻阻障层，此蚀刻阻障层的一拉伸应力增强。根据本发明制作一 MOS电晶体结构的一方法的另一实施例，其包含在一栅氧化物层之上形成一多晶硅层；置入锗使的与此多晶硅层的一第一部分接触；并将位于制作一栅极所选定的一部分以外的多晶硅层及栅氧化物层移除。在此栅极上形成一氮化硅蚀刻终止层，此氮化硅蚀刻终止层的一拉伸应力是通过曝露在一等离子或UV辐射两者的至少其中之一处理而增进。本发明的目的及优势可通过接下来的详细描述并同其随附的图示而得到更进一步的了解。
第1图为一基板的一简化剖面图，显示上方覆有一抗拉氮化硅沉积材质的一电晶体结构的一部份；第2图标绘在数种不同的制程条件下形成的CVD SiN膜层的压缩应力及折射率；第3图显示在数种不同的制程条件下形成的CVD SiN膜层的FTHR光谱；第4A图标绘以不同的硅烷(silane)流速所沉积的CVD SiN膜层，其压缩应力及折射率；第4B图标绘以不同的面板对晶片间隙所沉积的CVD SiN膜层，其压缩应力及折射率；第4C图标绘以不同的氢气流速所沉积的CVD SiN膜层，其压缩应力及折射率；第4D图标绘在不同的功率施用度下所沉积的CVD SiN膜层，其压缩应力及折射率；第5A图标绘在有氢气下及无氢气下所沉积的CVD SiN膜层，其压缩应力及折射率；第5B图标绘在不同功率及不同温度下所沉积的CVD SiN膜层，其压缩应力及折射率；第6图为一标绘图，显示在提高高RF电压功率度及在不同氮等离子处理制程循环所测得的拉伸应力；第7图为一标绘图，显示在不同沉积及等离子处理制程循环下，沉积层的压缩应力及折射率；第8图为一标绘图，显示随着N2等离子处理时间，沉积材质的拉伸应力值的变化；第9图为一标示图，显示在不同涤气及抽吸循环的制程下，队等离子处理时间对拉伸应力值的影响；第10图标绘以不同沉积/处理循环所形成的CVD SiN膜层，其膜层拉伸应力对产量的关系图；第1IA图显示在表IV列出的多种循环条件下沉积所得的CVD SiN膜层，其 N-H Si-N键的比率；第IlB图显示在表IV列出的多种循环及时间下，以400°C沉积所得的CVD SiN膜层的FT-IR光谱；第12A-D图标绘在多种不同的制程条件下，于450°C形成的一 CVDSiN膜层的膜层应力；第13A图对在400°C下受过以等离子作沉积后处理的CVD SiN膜层，绘制拉伸应力图表并标绘氢含量的降低量，而该等离子是由含有不同级量氩的气体所构成；第13B图标绘了第13A图中沉积的CVD SiN膜层，其拉伸应力、氢含量、以及N-H 及Si-H键的FIWR光谱的尖峰面积；第13C图对受过以不同功率度的Ar等离子作沉积后处理的CVD SiN膜层，表列拉伸应力并标绘氢含量的降低量；第13D图标绘了第13C图中沉积的CVD SiN膜层，其拉伸应力、氢含量、以及N-H 及Si-H键的FIWR光谱的尖峰面积；第13E图对在550°C下受过以等离子作沉积后处理的CVD SiN膜层，绘制拉伸张应力图表并标绘氢含量的降低量，而该等离子是由含有不同级量氩的气体所构成；
第13F图标绘了第13E图中沉积的CVD SiN膜层，其拉伸应力、氢含量、以及N-H 及Si-H键的FIWR光谱的尖峰面积；第14图标绘了在每一循环间处以或不处以Ar等离子清理而沉积的CVD SiN膜层， 其膜层厚度对沉积/处理循环数的关系图；第15图标绘了在每一循环间不处以Ar等离子清理而沉积的CVD SiN膜层，其膜层厚度对沉积/处理循环数的关系图；第16图标绘了在相继循环间多种条件下形成的CVD SiN膜层，其膜层厚度对沉积 /处理循环数的关系图；第17图标绘了在相继循环间多种条件下形成的CVD SiN膜层，其膜层厚度对沉积 /处理循环数的关系图；第18图为一照射室的图示，其适用于将一氮化硅材质曝露于一合适的能量光束源；第19图为一柱状图，显示在不同制程条件下(A及B)沉积所得的材质，其于紫外辐射照射时间增加下，拉伸应力值的变化；第20图为一标绘图，显示在初镀(as-d印osited)状态(初镀-以连续线表示) 及经紫外辐射处理过后(处理过膜层-以虚线表示)的一受应力氮化硅材质，其一傅立叶转换红外线(FT-IR)光谱；第21A至21E图为标绘图，显示氮化硅沉积材质的拉伸应力随紫外辐射照射时间的增加而提高，且在第21A图中，其受单波长(处理1)及宽带波长(处理幻两种紫外光照射；第22A图标绘了受过以UV辐射作沉积后处理的CVD SiN膜层，其拉伸应力及收缩对沉积温度的关系图；第22B图标绘了第22k图中的CVD SiN膜层，其氢总含量以及N-H及Si-H键的 FT4R光谱的尖峰面积比；第23图显示初镀的CVD SiN膜层以及其经UV辐射处理后的FT4R光谱；第M图显示曝露于沉积后处理等离子的CVD SiN膜层的FT4R光谱，而该等离子是由不同混合气体所生成；第25A-D图为电子显微剖面图，显示在不同制程条件下形成的CVDSiN膜层的均勻覆盖性(conformality)；第^A-B图为放大的电子显微剖面图，显示在不同制程条件下形成的CVD SiN膜层形态(morphology)；第27图为材质沉积速率对曝露量(exposure dose)作图；第28A图为沉积速率对曝露量作图；第28B图为一显微剖面图，显示拥有一沉积层的一特征部位，此层是经一 500mT ^ s配量的SiH4曝露后沉积而得；第^A-H图为电子显微剖面图，显示在不同制程条件下所形成的CVDSiN膜层的形态；第30图为一基板制程室的一实施例的一图示，其为一 PECVD沉积室；第31图为一相对较高压的传统制程室的简略剖面图，以及依据本发明一实施例而修改过的一制程室，其是在较低压下操作；第32图为第31图中剖面显示的修改过的制程室的一透视图；第33图为一条柱状图，显示在加入一氧化物层的情况下，沉积粒子及退火后 (post annealed)粒子的表现；第34A-C图是图示当使用一增厚的初始层时，沉积粒子及退火后粒子的表现；第35图为一柱状图，显示当将一氧化物层及一增厚的初始层并用时，沉积粒子及退火后粒子的表现；第36图为一柱状图，显示当使用多种增进压缩应力可靠性的方法时，沉积粒子及退火后粒子的表现；第37A图为一突显菲涅尔原理(Fresnal Principle)的图形；第37B图为一描述菲涅尔原理的显微剖面图；第38A-B图是图示布鲁斯德角度论(Brewster angle theory)；第39A-M图描述一整合流程的简略剖面图，该流程使用来自多种来源的应力以增进元件性能；第40图是图示当受应力氮化物膜层随同快速热处理制程(Rapid Thermal Processing)使用时，对膜层组成(Si-H/N_H)以及氢总含量的反应；第41图是图示一沉积后NF3回蚀制程使隔离区获致一较高蚀刻率；第42图为一电子显微图，显示经过根据本发明一实施例的一 NF3回蚀制程后的外形变化以及图案负载效应(Pattern Loading Effeet (PLE))。主要元件符号说明
20氮化硅材质24电晶体(或M0SFET)
28通道区32基板(或工件)
36源极区40漏极区
44沟渠46沟渠材质
48栅氧化材质52栅极
54金属接触56硅化物材质
60间隙物64氧化垫材质
68(栅极)侧壁72植入
76前金属介电质(PMD)材料80制程室/CVD沉积室/腔室
84围墙88天花板
92边墙96底墙
100制程区104基板支撑件
105电极106基板输送
107加热器108气体分配器
109(第二)电极110 进入口
IlOa 第一入口IlOb 第二入口
111面板112洞孔
124aU24b 气体供给128a,128b 气源
132a、13 导气管144a、144b 气阀
182排气管184抽吸通道
185排气接口186节气阀
188排气泵196控制器
198电力供应200照射室(腔室)
204曝源206加热器
208气体入口210气体出口
3100较低压腔室3102较高压腔室
3103转接管3104加热器
3106泵接口3108晶片座
3110升举栓杆3112加热器转接器塞
3114隔离物3900CMOS前导结构
3902PMOS 区3904匪OS区
3903栅极3905栅极
3906浅沟渠隔离结构3908栅氧化物层
3910栅多晶硅层3912光阻遮罩
3912a 间隔3930氮化物层(SiN层)
3931遮罩3932引发应力的构造
3934氮化物层(SiN层)
3936、3938 氮化硅蚀刻终止层(SiN ESL)
3950、3952 间隙物结构
具体实施例方式有许多技术可以单独或合并地使用，以增进利用化学气相沉积(CVD)所形成的一膜层的均勻覆盖性(conformality ；或称保形性)和应力。根据本发明所提出的实施例特别适用于制作具拉伸或压缩应力的均勻覆盖层，其对位于下方的一硅晶格施加应变。在一应用范例中，此高度拉伸(tensile stressed)或高度压缩(compressive stressed)氮化硅材质20于一基板或工件32上形成，以制作一 MOSFET结构392，此结构描绘于第1图的简略剖面图。此沉积或经处理过的氮化硅材质20，其具有相对较高的内在应力，因而于电晶体M的一通道区观内引发一应变。此被引发的应变提高了通道区观内的载体迁移率，因而增进电晶体M的性能，例如提升电晶体M的饱和电流。氮化硅材质20 在MOSFET M中还具有其他用途，例如作为一蚀刻终止材质。此受高度应力的氮化硅材质 20于其他结构中也一样有用，比如其他电晶体，包括但不限制于为二极接合电晶体、电容器、感应器及促动器等。其中的基板32可为一硅晶片，或可由其他材质制成，如锗、硅锗、砷化镓及其组合。此基板或工件32也可为一介电质，而用于制作显示器，如玻璃。第1图中描述的电晶体M为一负通道(或称η-通道)MOSFET (NMOS)，具有源极和漏极区36、40，其是经由掺杂基板32 — VA族元素而形成一 η_型半导体。NMOS电晶体中， 源极和漏极区36、40的外的基板32典型上掺杂着一 IIIA族元素，而形成一 ρ-型半导体。 NMOS通道区上方覆盖的受应力氮化硅材质被制成具有一拉伸应力。在另一方案中，MOSFET电晶体M包含一正通道或ρ-通道MOSFET (PMOS)，(未以图示)其具有源极和漏极区，是经由掺杂基板一 IIIA族元素而形成一 ρ-型半导体。在一 PMOS电晶体中，电晶体M可包含一基板32，其包含一 η-型半导体，或者是，电晶体M具有一阱区(well region;未以图示)，阱区包含一形成于一基板或工件32的η-型半导体，而基板或工件32包含一 ρ-型半导体。此PMOS通道区覆盖着一高度压缩氮化硅。在所示方案中，电晶体M包含一沟渠44，是于基板32上的电晶体M间或电晶体 24群间供作隔离，亦即一种习知技术浅沟渠隔离(shallow trench isolation).沟渠44 典型上以一蚀刻制程而形成于源极和漏极区36、40之前。一沟渠侧壁的衬里材质(未以图示)，举例来说，可利用在一氧化物/氧化氮化物环境中的一快速热氧化而在沟渠44内形成，其亦可将沟渠44(或其他地方)上的尖角变圆。在一方案中，沟渠44亦可充填具一拉伸应力的沟渠材质46，其还可用来对通道区观提供一拉伸应力。沟渠材质46的沉积可包含使用一高纵横比制程(High Aspect Ratio Process (HARP))，其可包含使用一应用O3/四乙氧基硅烷(TE0Q的次大气压化学气相沉积(SACVD)制程。过多的沟渠材质46可利用如化学机械研磨(chemical mechanical polishing)将的移除。此电晶体包含一栅氧化材质48和一栅极52，其位于源极和漏极区36、40之间的通道区观上方。在显示的方案中，电晶体M还包含硅化物材质56，其位于源极和漏极区36、 40之上，也位于栅极52之上。此硅化物材质56与位于下方的源极和漏极区36、40以及栅极52相较，是为高度导电，并经由金属接触M助使电子讯号传进及传出电晶体24。而视使用材质及形成的制程，硅化物材质56还可包含一拉伸应力并在通道区观中产生拉伸应变。 图示电晶体也包含间隙物60以及氧化垫材质64，其可位于栅极52的对立侧壁68上，使硅化物材质56在一制作硅化物材质56的硅化制程中保持分隔。在硅化制程中，一连续的金属材质(未以图示)沉积在含氧化物的源极和漏极区36、40以及栅极52之上，也在含氮化物的间隙物60之上。此金属与位于下方源极和漏极区36、40以及栅极52的硅反应，而形成金属-硅合金硅化物材质，但其对间隙物60中的氮化物材质较不具反应性。因此，间隙物60允许上方未反应的金属被蚀去，而并不影响硅化物材质56中的金属合金。通道区观的长度较栅氧化物材质48的长度短。量测源极区36和漏极区40边缘之间定义的通道区观长度约为90纳米或更短，例如由约90纳米至约10纳米。由于通道区28的长度变短，植入(implant) 72 (也称的为环形植入(halo))可能被反向掺杂进通道区洲中，以避免电荷载体失控地由源极区36跳到漏极区40，反之亦然。第1图显示的方案中，氮化硅材质20是形成于硅化物材质56上方。氮化硅材质 20典型上作为一接触蚀刻的终止材质，同时也提供应变给通道区观。氮化硅材质20能够经沉积而具有一应力值，其范围由压缩应力直至拉伸应力。选择氮化硅材质20的应力种类亦即选取了提供电晶体M通道区观的应变型态。如前所述，膜层应力及均勻覆盖性为对下方硅晶格上施加应变的薄膜所具有的两个主要特征。并入本文全部议题以供参考的是2005年2月11日提出的美国非暂时性专利申请书第11/055,936号，题目为「半导体用的高度拉伸及压缩材质(TENSILE AND COMPRESSIVE STRESSED MATERIALS FOR SEMICONDUCTORS)」。此先前提出的专利申请书描述多种可用于控制一沉积膜层应力的技术。此暂时性申请书描述更多控制一由化学气相沉积(CVD)所形成的膜层的应力和均勻覆盖性的技术。经发现，沉积的氮化硅受应力材质的两种型态的应力，即拉伸及压缩，以及应力值皆可于沉积材质中设定，是通过控制制程变数或通过如下述般对沉积材质进行的处理。这些制程变数将个别地或以特别组合描述于下，然而，本发明不应被局限于本文所描述的个别或组合范例，而是可在本门技艺者所显知下，包含其他的变数个体或组合。以下部分是分别对压缩膜层应力、拉伸膜层应力以及膜层均勻覆盖性的控制提出申述。I(Compressive Stressed Materials)沉积制程及处理条件可调整而适于沉积一高度压缩材质于基板上，或于沉积期间或沉积之后处理一材质，使其压缩应力值提高。在不受限于说明下，已发现欲获得一具有较高压缩应力值的氮化硅受应力材质，可经由提高RF撞击来获致较高的膜层密度，而这是由于沉积材质内具有较多的Si-N键而Si-H及N-H键减少的缘故。较高的沉积温度及RF功率增进了沉积膜层的压缩应力度。此外，于较高动能值的等离子种类所沉积的材质中，可获得较高的压缩应力度。据信，高能的等离子种类(如等离子离子和中子)的轰击会在沉积材质中造成压缩应力的原因在于膜层密度的增加。用于沉积高度压缩氮化硅的制程气体包含如下所述(与高度拉伸材质的形成有关)的含硅和含氮气体。且除非有特别声明，一般沉积制程的条件，像是射频(radio frequency)形式和功率程度、气体流率和压力、基板温度、以及其他如是制程，与那些用于沉积抗拉材质的制程大致类似。要沉积一高度压缩氮化硅材质，引进腔室的制程气体包含含有一含硅气体的第一成分、含有一含氮气体的第二成分、及含有碳、硼或锗的第三成分。举例来说，含硅成分可为硅烷、二硅烷、三甲基硅烷(TMS)、三(二甲基氨基)硅烷(TDMAS)、二(第三-丁基氨基)硅烷(BTBAQ、二氯硅烷(DCS)、及它们的组合。除上述的化合物以外，含碳成分可为乙烯(C2H4)、丙烯(C3H6)、甲苯(C7H8)、及它们的组合。含硼及含锗成分可分别为二硼烷( )、 氯化硼(B2Cl4)、及锗烷(GeH4)15 —适当的硅烷流率是例如为约10至约200sCCm。举例而言，含氮气体可为氨气、氮气、以及它们的组合。一适当的氨气流率是为约50至约600SCCm。 此制程气体也可含一稀释气体，其供入的体积量比反应气体成分大很多。此稀释气体也可作为一稀释物，并同时至少部分作为含氮反应气体，例如流率为约500至约20，OOOsccm的氮气。其他可包含于制程气体内的其他气体为钝气，例如氦气和氩气，其具一约100至约 5，OOOsccm的流率。当沉积氮氧化硅材质时，此制程气体也可另含气体，如一含氧气体，像是氧气。除非有特别声明，在这些制程中，电极的功率度典型上维持在约100至约400瓦特， 电极间隙为约5毫米QOO毫寸)至约12毫米(600毫寸)，制程气压为约1托至约4托，且基板温度为约300至约600°C。经发现，将氢气引进沉积化学作用，可实质地使成形膜层的压缩应力提高。下方直 I列出三种氮化硅膜层沉积的个别条件。表 I
膜层#SiH4(seem)NH3(Sccm)N2(升)Ar(升)H2(升)16030130
权利要求
1.一种形成氮化硅的方法，该方法包含配置含表面的基板于制程室中；及将于所述制程室内的所述表面于含氢等离子中曝露于含硅前导物，而将氧化硅沉积于所述表面上。
2.如权利要求1所述的方法，其中上述的含氢等离子是于一含有分子型态氢的混合气体中形成。
3.如权利要求1所述的方法，其中上述的含氢等离子包含至少一前导物，是选自含锗前导物及含碳前导物。
4.如权利要求2所述的方法，其中上述的混合气体还包含氩。
5.如权利要求4所述的方法，其中上述的混合气体还包含至少一成分，该至少一成分是选自分子型态氮、氙、及氪。
6.如权利要求1所述的方法，其中上述的氮化硅具有一2. SGPa或更高的压缩应力。
7.—种避免元件内的缺陷的方法，该方法包含在无氢气流的状态下，于表面上沉积氮化硅初始层；在氢气流存在下，将高压缩应力氮化硅层沉积在所述氮化硅初始层上；及以稀释的NF3等离子，回蚀所述高压缩应力氮化硅层。
8.如权利要求7所述的方法，其中上述的回蚀制程与所述高压缩应力沉积制程是执行于相同的腔室内。
9.如权利要求7所述的方法，其中上述的回蚀制程是经调整以使隔离区上出现较高的蚀刻率。
10.如权利要求7所述的方法，其中上述的高压缩应力氮化硅层具有2.SGPa或更高的压缩应力。
全文摘要
一半导体元件的一膜层的压缩应力，可单独或合并使用一或多种技术，而加以控制。一第一组实施例是经由将氢加入沉积化学作用中而提高氮化硅的压缩应力，并降低以高压缩应力氮化硅膜层制作的元件的元件缺陷，而该具高压缩应力的氮化硅膜层是于存有氢气的状态下形成。一氮化硅膜层可包含一初始层，其于无氢气流的存在下而形成，作为于一氢气流存在下所形成的一高应力氮化物层的底层。根据本发明的一实施例所形成的氮化硅膜层，其可具一2.8GPa或更高的压缩应力。
文档编号H01L21/318GK102437053SQ201110374168
公开日2012年5月2日 申请日期2006年5月18日 优先权日2005年5月26日
发明者H·姆塞德, I·罗弗劳克斯, M·柏西留, V·佐布库夫, 舍美叶, 谢利群 申请人:应用材料公司