专利名称：分子检测与鉴别的多接面结构的光二极管及其制造方法
技术领域：
本发明涉及一种半导体元件及其制造方法，尤其涉及ー种可与现有互补式金属氧化物半导体(complementary metal-oxide semiconductor, CMOS)制程相容的光二极管阵列(photodiode array)及其制造方法。
背景技术：
互补式金属氧化物半导体影像感测元件(CMOS image sensor, CIS)与互补式金属氧化物半导体逻辑元件的制程相·客，因此很容易与其他周边电路整合在同一晶片上，而且能够大幅降低影像感测元件的成本以及消耗功率。近年来，CMOS影像感测元件已广泛地应用于影像上，如预警、监视系统、エ业视觉及生化检测等，进而使得CMOS影像感测元件的重要性与日俱增。然而，已知CMOS影像感测元件在应用上普遍受到光学式分光特性的限制，导致其无法广泛使用于高感光应用。美国专利US 6727521揭不一种垂直滤光感测器(vertical color filter pixelsensor)的做法，主要应用于影像感测器。如此篇专利的图1及图3所示，多接面结构可分别收集蓝光、绿光、红光等三波段的光子(photons)，但事实上此结构的制程复杂且需要额外的两道硅磊晶制程以及多道的离子布植(ion implation)步骤。在此篇专利的图3中，第一道磊晶制程￠6)形成于红光与绿光二极管的界面，第二道磊晶制程(72)则形成于绿光与蓝光二极管的界面，其中上述两个ニ极管之间并没有隔离，因而会有降低空间解析度(spatial resolution)的疑虑，且进行两道磊晶制程也额外增加了制程上的生产成本。在US 7470946的图2B中，标号202为蓝光感测区、标号204为绿光感测区、标号206为红光感测区。此专利必须应用到以目前而言复杂且尚未成熟的SOI (silicon oninsulator)技术以致量产良率不高。美国专利US 6841816说明ー种于娃基版上制作垂直滤光感测器(vertical colorfilter sensor)的方法。此篇专利的图12显示单一感测器的截面示意图，在感测器之间使用ニ氧化硅的目的是为了隔离邻近的感测器的载子扩散，以防止干扰(cross-talk)产生。另外，此篇专利所提出的接面的砷离子布植为1200keV且深度为I Pm，其并非一般半导体厂的常用制程条件，加上形成多层ニ氧化硅绝缘层，因此导致整体制程较复杂。另外，磊晶层的界面介于多接面光偶合ニ极管之间，导致暗电流增加与量子效率的下降。美国专利US 7651883掲示了利用U形井区(U_shape well)的多接面结构围绕于每ー个光二极管的外围，其目的是为了要防止光二极管的载子扩散到邻近的光二极管而降低空间解析度，其中光二极管的制程是直接制作于n型硅基板上，并且宣称不需要磊晶层。此篇专利所使用的U形井区虽可解决US 6960757因没有外围隔离所造成的空间解析度问题，但是此篇专利却掲示了多接面结构的各层形成方式是采用高能量的离子布植制程。而且，此篇专利使用的n型基板无法与一般半导体厂使用的现有CMOS逻辑制程相客，因此并不适用于一般半导体厂制造。此外，此篇专利强调于基板上不需磊晶层就可直接制作所需的接面结构于基板上，虽然目的在于减少制程步骤，但是却容易因未隔绝基板上的缺陷(defect)且使后续接面结构的平坦度变差,而造成漏电流(leakage current)发生的机率变得极高。
发明内容
本发明提供一种半导体元件，其为具有多接面(mult1-junction)结构的光二极管。本发明另提供一种半导体元件的制造方法，可以相容整合于现有的CMOS逻辑制程。本发明提出ー种半导体兀件，其包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一井区、具有第ニ导电型杂质的第二井区、具有第一导电型杂质的第三井区以及具有第二导电型杂质的第ー掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一井区配置于深井区中，其三个边与磊晶层相接。第二井区配置于第一井区中。第三井区配置于第二井区中，其三个边与磊晶层相接。第一掺杂区配置于第三井区中。本发明提出ー种半导体兀件，其包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一层区及第ニ层区、具有第一导电型杂质的至少ー第三层区以及具有第一导电型杂质的第四层区、具选择性制作的第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一层区及第ニ层区配置于深井区中且其三个边与磊晶层相接，其中第二层区位于第一层区上方且互不相连。第三层区配置于深井区中，其中第三层区位于第一层区上方，以将第一层区连接至磊晶层上表面。第四层区配置于深井区中，其中第四层区位于第二层区上方，以将第二层接至磊晶层上表面。最上方可选择性的制作第二导电型杂质的第一掺杂区。本发明提出一种半导体元件，其包括具有第一导电型杂质的基材具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一层区、具有第一导电型杂质的至少ー第二层区、具有第一导电型杂质的第一井区以及具有第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一层区配置于深井区中，且三边与磊晶层相接。第二层区配置于深井区中，其中第二层区位于第一层区上方，以将第一层区连接至磊晶层上表面。第一井区配置于深井区中，其三个边与磊晶层相接，其中第一井区位于第一层区上方且互不相连。第一掺杂区配置于第一井区中。本发明提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一井区，且三边与磊晶层相接。于第一井区中形成具有第二导电型杂质的第二井区。于第二井区中形成具有第一导电型杂质的第三井区，且三边与磊晶层相接。于第三井区中形成具有第二导电型杂质的第一掺杂区。本发明提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一层区及第ニ层区，其中第二层区形成于第一层区上方且互不相连，且第一层区与第二层区其三边与磊晶层相接。于深井区中形成具有第一导电型杂质的至少ー第三层区，其中第三层区形成于第一层区上方，以将第一层区连接至磊晶层上表面。于深井区中形成具有第一导电型杂质的第四层区，其中第四层区形成于第二层区上方，以将第二层区连接至磊晶层上表面。最上方可选择性的制作第二导电型杂质的第一掺杂区。本发明提出一种半导体元件的制造方法，其包括下列步骤。提供具有第一导电型杂质的基材，于基材上形成具有第一导电型杂质的磊晶层。于磊晶层中形成具有第二导电型杂质的深井区。于深井区中形成具有第一导电型杂质的第一层区，其中三个边与磊晶层相接。第一层区的上方可制作ー层或多层第一导电型层区，以将第一层区连接至磊晶层上表面。于深井区中形成具有第一导电型杂质的第一井区，其三个边与磊晶层相接，其中第一井区形成于第一层区上方，第一井区内具有第二导电型杂质的第一掺杂区。基于上述，本发明的半导体元件藉由在磊晶层中配置井区及掺杂区，而形成具有多接面结构的光二极管，因此具备具有低噪声、高感度及多波长感测能力。而且，本发明的半导体元件的制造方法可以利用现有的CMOS逻辑制程来形成上述具有多接面结构的光二极管，因此制程简单且可相容于现有的半导体制程。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
图1A是依照本发明的第一实施例的半导体元件的上视示意图。图1B是沿着图1A中1-1’线段的剖面示意图。图2是依照本发明的第二实施例的半导体元件的剖面示意图。图3是依照本发明的第三实施例的半导体元件的剖面示意图。图4A至图4C是依照本发明的第四实施例的一种半导体元件的制造流程示意图。图5A至图5C是依照本发明的第五实施例的一种半导体元件的制造流程示意图。图6A至图6C是依照本发明的第六实施例的一种半导体元件的制造流程示意图。图7是依照本发明的第四实施例的半导体元件的制造步骤流程图。图8是依照本发明的第五实施例的半导体元件的制造步骤流程图。图9是依照本发明的第六实施例的半导体元件的制造步骤流程图。
具体实施例方式本发明的半导体元件例如是光二极管(photodiode)，其具有多接面结构(mult1-junction)，且复数个多接面ニ极管结构于基材上形成阵列。具体而言，以特有的堆迭结构、接面结构的深度设计以及调整各层接面的掺杂浓度来形成具有多接面结构的光二极管，因而使其至少具备以下三项特点:(I)多波长分辨能力、(2)高感测能力、(3)低噪声(如低暗电流、低噪声)。此外，将本发明所提出的光二极管应用至CMOS影像感测元件中，多接面结构的设计能够用于分辨多种波长的光，可有助于已知CMOS影像感测元件的感测波长分エ、低暗电流及高感光特性的提升，进而能够将此高灵敏度的感测元件广泛应用于多种检测，如应用于分子检测与鉴别。接下来，进ー步以剖面图的方式来说明本发明的实施例。须注意的是，下述实施例是以P型来表示第一导电型且以n型来表示第二导电型为例来进行说明，但本发明并不以此为限。熟悉此技艺者应了解，本发明亦可以将第一导电型置換成n型且将第二导电型置换成P型，以构成本发明的半导体元件。第一实施例图1A是依照本发明的第一实施例的半导体元件的上视示意图。图1B是沿着图1A中1-1’线段的剖面示意图。为简化图式以清楚说明，在图1A中主要是绘制构成光二极管的构件布局，因而省略了部分构件。请參照图1A及图1B，半导体元件100例如是具有多接面结构的光二极管，而用以感测多波长的光。半导体元件100包括具有第一导电型杂质的基材102、具有第一导电型杂质的磊晶层104、具有第二导电型杂质的深井区106、具有第一导电型杂质的井区108、具有第二导电型杂质的井区110、具有第一导电型杂质的井区112以及具有第二导电型杂质的掺杂区114。具有第一导电型杂质的基材102例如是P+型基材(p+sub),其可为娃基材或其他半导体基材。在第一实施例中，p+型基材102中所植入的掺质为硼，且其掺杂浓度例如是约 I X 1019atoms/cm3 至 I X 1021atoms/cm3。具有第一导电型杂质的磊晶层104配置于基材102上，其例如是P-型轻掺杂的磊晶硅层(印i P-)。在第一实施例中，P-型磊晶层104中所植入的掺质为硼，且其掺杂浓度例如是约I X 1015atoms/cm3至5 X 1016atoms/cm3。此外，成长于基材102上的嘉晶层104厚度例如是约为m至m。具有第二导电型杂质的深井区106配置于磊晶层104中，其例如是n型深井区。在第一实施例中，n型深井区106中所植入的掺质为磷，且其掺杂浓度例如是约IX 1016atoms/cm3至I X 1017atoms/cm3。此外,深井区106的涵盖范围是自嘉晶层104上表面向下延伸至深度约为3iim至4.5iim处。具有第一导电型杂质的井区108配置于深井区106中，其例如是p型井区。在第一实施例中，P型井区108中所植入的掺质为硼,且其掺杂浓度例如是约5X 1016atoms/cm3至8X1017atoms/cm3。此外，井区108的涵盖范围是自磊晶层104上表面向下延伸至深度约为2.5 ii m至3.2 ii m处，其三边与磊晶层相接。具有第二导电型杂质的井区110配置于井区108中，其例如是n型井区。在第一实施例中，n型井区110中所植入的掺质为磷，且其掺杂浓度例如是约I X 1016atoms/cm3至lX1017atoms/cm3。此外，井区110的涵盖范围是自磊晶层104上表面向下延伸至深度约为1.8iim 至 2.3iim 处。具有第一导电型杂质的井区112配置于井区110中，其三边与磊晶层相接，其例如是P型井区。在第一实施例中，P型井区112中所植入的掺质为硼，且其掺杂浓度例如是约5X 1016atoms/cm3至8X 1017atoms/cm3。此外，井区112的涵盖范围是自嘉晶层104上表面向下延伸至深度约为1.2 ii m至1.7 ii m处。具有第二导电型杂质的掺杂区114配置于井区112中，其例如是n型掺杂区。在第一实施例中，n型掺杂区114中所植入的掺质为磷，且其掺杂浓度例如是约IX 1016atoms/cm3至lX1017atoms/cm3。此外，掺杂区114的涵盖范围是自磊晶层104上表面向下延伸至深度约为0.5 u m至0.8 u m处。
在第一实施例中，如图1A及图1B所示，就3D而言，井区108的三边例如是与磊晶层104相接，而深井区106则形成类似L型结构；井区112的三边例如是与磊晶层104相接，而井区110则形成类似L型结构。上述深井区106及井区110所构成的L型区域的垂直面并不局限于固定面向。由于在嘉晶层104、深井区106、井区108、井区110、井区112及掺杂区114之间会形成多个p-n接面，因而构成具有多接面结构的光二极管，用以接受光源并将光能转变为电能。在此说明的是,不同波长的光在娃基材内会有其对应的穿透深度(penetrationdepth)，例如光波长为500nm时其对应的穿透深度为0.91 y m，而光波长为600nm时其对应的穿透深度为2.42 u m,光波长为700nm时其对应的穿透深度为5.26 u m。因此，在磊晶层硅中以一般所使用的CMOS逻辑制程来制作的多接面结构的光二极管，可依据硅本身的光吸收特性并结合后端电路的设计与处理达到多波长感测的效果。具体而言，在半导体元件100中，被井区112所包围的掺杂区114作为第一光二极管，被磊晶层104、井区108及井区112与所围成的L型110区域，可作为第二光二极管，被磊晶层104、井区108所围成的L型深井区106可作为第三光二极管。如此ー来，即可以利用掺杂区114、井区112、井区110、井区108、深井区106与磊晶层104所构成的具有多接面结构的光二极管而分别感测约450nm至550nm的短波长、约550nm至650nm的中波长、约650nm至800nm的长波长的光,进而改善传统光学式波长分エ的光感测元件的感光特性。为了增加光二极管的导电性，还可进ー步在具有第二导电型杂质的井区110中配置相同导电型态的井区116，且在具有第二导电型杂质的深井区106配置相同导电型态的井区118。具有第二导电型杂质的井区116例如是n型井区，且井区116中的掺质浓度高于井区110中的掺质浓度，以作为井区110的外接端。在第一实施例中，n型井区116中所植入的掺质为磷，且其掺杂浓度例如是约5X 1016atoms/cm3至5 X 1017atoms/cm3。此外，井区116的涵盖范围是自磊晶层104上表面向下延伸至深度约为0.5 iim至1.5 iim处。具有第二导电型杂质的井区118例如是n型井区，且井区118中的掺质浓度高于深井区106中的掺质浓度，以作为深井区106的外接端。在第一实施例中，n型井区118中所植入的掺质为磷，且其掺杂浓度例如是约5X 1016atoms/cm3至5X 1017atoms/cm3。此外，井区118的涵盖范围是自磊晶层104上表面向下延伸至深度约为1.511111至2.511111处。此外，在第一实施例中，半导体元件100还可选择性地设置具有第一导电型杂质的井区120作为參考电压、具有第二导电型杂质的井区122以及具有第一导电型杂质的掺杂区124。井区120及井区122例如是以对应深井区106的外缘的方式而配置于磊晶层104中，而掺杂区124例如是位于深井区106的顶部中。具体而言，具有第一导电型杂质的井区120例如是p型井区。井区120例如是以环状结构的形式环绕在深井区106的外围四周，且不与深井区106相互接触。在第一实施例中，p型井区120中所植入的掺质为硼，且其掺杂浓度例如是约I X 1017atoms/cm3至8X1017atoms/cm3。此外，井区120的涵盖范围是自磊晶层104上表面向下延伸至深度约为
1.0um 至 2.0um 处。有第一导电型杂质的井区122例如是n型井区。井区122则例如是以环状结构的形式环绕在井区120的外围四周，且不与井区120相互接触。在第一实施例中，n型井区122中所植入的掺质为磷，且其掺杂浓度例如是约I X 1017atoms/cm3至8X 1017atoms/cm3。此外，井区120的涵盖范围是自磊晶层104上表面向下延伸至深度约为2iim至4iim处。具有第一导电型杂质的掺杂区124例如是p型掺杂区(p+)。掺杂区124例如是位于环状井区120所定义的范围内且横跨整个深井区106区域，而设置于深井区106、井区108、井区110、井区112、掺杂区114、井区116及井区118的上方。在第一实施例中，p型掺杂区124中所植入的掺质为硼，且其掺杂浓度例如是约I X 1018atoms/cm3至I X 1021atoms/cm3。此外，掺杂区124的涵盖范围是自磊晶层104上表面向下延伸至深度约为0.2iim至
0.5 u m 处。值得ー提的是，由于在深井区106的最外围配置有掺杂浓度相对较高的井区120、井区122及掺杂区124，以环绕在光二极管的周围，因此井区120及井区122可避免外部电路的噪声影响，也可避免受邻近光二极管的干扰(cross-talk)并降低光二极管内部的暗电流，且掺杂区124则能够避免载子扩散至外围并可隔绝因制程所造成的表面缺陷进而降低暗电流。据此，藉由井区120、井区122及掺杂区124的设计可以防止噪声传递泄漏到周围的其他元件，并有效地阻隔漏电流路径而减少暗电流的产生，进而提升元件效能。在第一实施例中，半导体元件100还包括多个接触窗126，分别配置于掺杂区114、井区116、井区118、井区120以及井区122上，用以与外部电路电性连接。接触窗126的材料例如是金属、重掺杂区或其他合适的导体材料。在一实施例中，当半导体元件100配置有横跨整个深井区106区域的掺杂区124时，掺杂区124则包括多个开ロ 124a，位于掺杂区114、井区116、井区118上方，以利接触窗126的形成。第二实施例图2是依照本发明的第二实施例的半导体元件的剖面示意图。在图2中，与图1B相同的构件则使用相同的标号并省略其说明。请參照图2，半导体元件200例如是具有多接面结构的光二极管，而用以感测多波长的光。组成图2所示的半导体元件200的主要构件与组成图1A及图1B所示的半导体元件100的主要构件大致相似，然而两者之间的差异主要是在于具有多接面结构的光二极管的组成。详言之，半导体元件200包括具有第一导电型杂质的基材102、具有第一导电型杂质的磊晶层104、具有第二导电型杂质的深井区106、具有第一导电型杂质的层区202、具有第一导电型杂质的层区204、具有第一导电型杂质的层区206、具有第一导电型杂质的层区208以及具有第一导电型杂质的层区210。具有第一导电型杂质的层区202配置于深井区106中，其例如是p型层区。在第一实施例中，P型层区202中所植入的掺质为硼,且其掺杂浓度例如是约5X 1016atoms/cm3至8X1017atoms/cm3o此外，层区202的涵盖范围是自磊晶层104上表面下约1.8iim至2.3iim的深度延伸至约2.5iim至3.2iim的深度。具有第一导电型杂质的层区204配置于深井区106中，其例如是p型层区。层区204位于层区202的上方，且层区204与层区202例如是互不相连。在第二实施例中，p型层区204中所植入的掺质为硼，且其掺杂浓度例如是约5X 1016atoms/cm3至8X 1017atoms/cm3。此外，层区204的涵盖范围是自磊晶层104上表面下约0.5 y m至0.8 y m的深度延伸至约1.2iim至1.7iim的深度。具有第一导电型杂质的层区206及层区208配置于深井区106中，其例如是p型层区。层区206及层区208位于层区202上方，且层区206位于层区208与层区202之间。层区208、层区206与层区202例如是互相连接，使得层区208及层区206形成一垂直结构将层区202连接至磊晶层104上表面。在第二实施例中，p型层区206及层区208中所植入的掺质为硼，且其掺杂浓度例如是约5X 1016atoms/cm3至8X 1017atoms/cm3。此外，层区206的涵盖范围是自磊晶层104上表面下约1.2iim至1.7 y m的深度延伸至约1.8iim至
2.3um的深度，层区208的涵盖范围是自磊晶层104上表面向下延伸至深度约为1.2 y m至
1.7 u m 处。具有第一导电型杂质的层区210配置于深井区106中，其例如是p型层区。层区210位于层区204的上方并与层区204互相连接，使得层区204能够藉由层区210连接至磊晶层104上表面。而且，层区210与层区208、206例如是互不相连。在第二实施例中，P型掺杂区210中所植入的掺质为硼，且其掺杂浓度例如是约5X 1016atoms/cm3至8X 1017atoms/cm3。此外，层区210的涵盖范围是自磊晶层104上表面向下延伸至深度约为1.0iim至
2.0 u m处,此范围可做调整以达到最佳化。在第二实施例中，就3D而言，层区202的三边例如是与磊晶层104相接，且层区204的三边例如是与磊晶层104相接。另外，层区206、208与层区210不一定位于同一侧，只要能够形成三个光偶合ニ极管并分别使其连接至磊晶层104上表面即可，本发明于此不作特别的限定。如图2所示，在深井区106中配置层区202、层区204、层区206、层区208及层区210或掺杂区211，以将深井区106分隔成多个区域。因此在这些区域内会具有多个p-n接面，而构成具有多接面结构的光二极管。具体而言，在半导体元件200中，被磊晶层104、层区204及层区210所围成的深井区106或掺杂区211区域可作为第一光二极管，被层区202、层区204、层区206、层区208、层区210及磊晶层104所围成的L型深井区106区域可作为第二光二极管，被磊晶层104、层区202、层区206、层区208所围成的L型深井区106区域可作为第三光二极管。如此ー来，利用此具有多接面的光二极管能够分别感测到具有不同波长的光，进而达到低暗电流及波长分エ的效果。此外，为了增加光二极管的导电性，还可选择性地在具有第二导电型杂质的深井区106配置相同导电型态井区212以及井区214，井区212以及井区214中的掺质浓度高于深井区106中的掺质浓度，以分别作为深井区106的外接端。掺杂区211例如是n型掺杂区，其配置于层区204上方的深井区106中，亦即位于由层区204及层区210所定义出的范围内。井区212例如是n型井区，其配置于层区202上方的深井区106中，且位于层区208及层区210之间。井区214例如是n型井区，其配置于由层区202、206、208及磊晶层104所定义范围内的深井区106中，且位于层区208及井区120之间。在此说明的是，掺杂区211的掺杂离子、掺杂浓度及涵盖范围例如是相似或相同于第一实施例中所述的掺杂区114，且井区212的掺杂离子、掺杂浓度及涵盖范围例如是相似或相同于第一实施例中所述的井区116，井区214的掺杂离子、掺杂浓度及涵盖范围例如是相似或相同于第一实施例中所述的井区118。在第二实施例中，半导体元件200还可选择性地设置具有第一导电型杂质的井区120、具有第二导电型杂质的井区122以及具有第一导电型杂质的掺杂区124，用以阻隔漏电流路径且减少暗电流的产生，进而提升元件效能。此外，半导体元件200还包括多个接触窗126，分别配置于位于层区204上方的深井区106 (或掺杂区211)、井区212、井区214、井区120以及井区122上，用以与外部电路电性连接。当然，于此领域的技术人员当可依前述实施例知其应用及变化，故于此不再赘述。第三实施例图3是依照本发明的第三实施例的半导体元件的剖面示意图。在图3中，与图2相同的构件则使用相同的标号并省略其说明。请參照图3，半导体元件300例如是具有多接面结构的光二极管，而用以感测多波长的光。组成图3所示的半导体元件300的主要构件与组成图2所示的半导体元件200的主要构件大致相似，然而两者之间的差异主要是在于具有多接面结构的光二极管的组成。详言之，半导体元件300包括具有第一导电型杂质的基材102、具有第一导电型杂质的磊晶层104、具有第二导电型杂质的深井区106、具有第一导电型杂质的层区202、具有第一导电型杂质的层区206、具有第一导电型杂质的层区208、具有第一导电型杂质的井区302以及具有第二导电型杂质的掺杂区304。具有第一导电型杂质的井区302配置于深井区106中，其例如是p型井区。井区302位于层区202的上方，且井区302与层区202、206、208例如是互不相连。在第三实施例中，p型井区302中所植入的掺质为硼，且其掺杂浓度例如是约5X 1016atoms/cm3至8X1017atoms/cm3。此外，井区302的涵盖范围是自磊晶层104上表面向下延伸至深度约为
1.2 u m M 1.7iim 处。具有第二导电型杂质的掺杂区304配置于井区302中，其例如是n型掺杂区。在第三实施例中，n型掺杂区304中所植入的掺质为磷，且其掺杂浓度例如是约IX 1016atoms/cm3至lX1017atoms/cm3。此外，掺杂区304的涵盖范围是自磊晶层104上表面向下延伸至深度约为0.5 u m至0.8 u m处。在第三实施例中，就3D而言，层区202的三边例如是与磊晶层104相接，且井区302的三边例如是与磊晶层104相接。如图3所示，在深井区106中配置层区202、层区206、层区208、井区302及掺杂区304，因此在这些区域之间会具有多个p_n接面，而构成具有多接面结构的光二极管。具体而言，在半导体元件300中，被井区302所围成的掺杂区304区域可作为第一光二极管，被层区202、层区206、层区208、井区302与磊晶层104所围成的L型的深井区106可作为第二光二极管，被磊晶层104、层区202、层区206、层区208所围成的L型深井区106可作为第三光二极管。如此ー来，利用此具有多接面的光二极管能够分别感测到具有不同波长的光，进而达到低暗电流及波长分エ的效果。此外，半导体元件300还包括多个接触窗126，分别配置于位于掺杂区304、井区212、井区214、井区120以及井区122上，用以与外部电路电性连接，于此领域的技术人员当可依前述实施例知其应用及变化，故于此不再赘述。特别说明的是，在第一至第三实施例中，半导体元件100、200、300为具有多接面结构的光二极管，因此可用以感测多波长的光而能够广泛应用于多种检测。举例而言，依据単一分子基因定序的生化规格，感测元件必须具备能够于有效的积分时间内(<33ms)检测到小于300个光子的高灵敏度能力，才可以应用于单分子的基因定序。而整个CMOS影像感测元件的基础主要是在于底层的光二极管，因此具有多接面结构的光二极管必须具备低暗电流、低光量检测(即高灵敏度)的特性。而本发明所提出的半导体元件以多接面结构所形成的光二极管即可达到上述要求，因此本发明的半导体元件能够利用感测波长分エ进而达到生化反应的单分子荧光检测的功效。然而，本发明并不局限于特定领域的应用。接下来将分别说明形成图1B、图2及图3所示的半导体元件100、200、300的制造方法。须注意的是，以下所述的制造流程主要是为了详细说明本发明的半导体元件的制造方法在实际应用时可相容整合于现有的CMOS逻辑制程，以使熟习此项技术者能够据以实施，但并非用以限定本发明的范围。而且，半导体元件的制造方法并不限于以下所述的流程顺序，所属技术领域的技术人员当可依所知的技术及其需求对制程顺序进行调整，而不限于下述实施例所述。第四实施例图4A至图4C是依照本发明的第四实施例的一种半导体元件的制造流程示意图。在图4A至图4C中，和图1B相同的构件则使用相同的标号并省略其说明。图7是依照本发明的第四实施例的半导体元件的制造步骤流程图。请參照图4A与图7，步骤S702，提供具有第一导电型杂质的基材102，例如是p+型硅基材或其他半导体基材。步骤S704，在基材102上形成具有第一导电型杂质的磊晶层104，其例如是P-型轻掺杂的磊晶硅层。磊晶层104的形成方法可以采用磊晶制程而在基材102表面上成长出磊晶硅薄膜。步骤S706，在磊晶层104中形成具有第二导电型杂质的深井区106，其例如是n型深井区。在第四实施例中，在磊晶层104中形成深井区106可以利用一道或多道的离子布植方式而制作，且所使用的能量例如是约为1600keV至2200keV。请參照图4B与图7，步骤S708，于深井区106中形成具有第一导电型杂质的井区108，其例如是p型井区。在第四实施例中，可以利用一道或多道的离子布植方式而在深井区106中植入硼离子而制作井区108，且所使用的能量例如是约为1050keV至1600keV。步骤S710，于井区108中形成具有第二导电型杂质的井区110，其例如是n型井区。在第四实施例中，可以利用一道或多道的离子布植方式而在井区108中植入磷离子而制作井区110，且所使用的能量例如是约为1700keV至2000keV。步骤S712，于井区110中形成具有第一导电型杂质的井区112，其例如是p型井区。在第四实施例中，可以利用一道或多道的离子布植方式而在井区110中植入硼离子而制作井区112，且所使用的能量例如是约为300keV至550keV。步骤S714，于井区112中形成具有第二导电型杂质的掺杂区114，其例如是n型掺杂区。在第四实施例中，形成掺杂区114的方法可采用离子布植而在井区112的上部植入磷离子，且所使用的能量例如是约为200keV 至 500keV。请參照图4C与图7，选择性地于井区110中形成具有第二导电型杂质的井区116(步骤S716)，且选择性地于深井区106形成具有第二导电型杂质的井区118(步骤S718)。井区116及井区118例如是掺质浓度较高的n型井区，以分别作为井区110及井区106的外接端。在第四实施例中，井区116及井区118的形成方法可以采用离子布植方式而在井区110及深井区106的上部分别植入磷离子，且所使用的能量例如是约为200keV至500keV。此外，井区116及井区118可以在同一步骤中同时形成，或者也可在不同步骤中分别形成。之后，选择性地于磊晶层104中形成具有第一导电型杂质的井区120(步骤S720)及具有第二导电型杂质的井区122(步骤S722)，且选择性地于深井区106中形成具有第一导电型杂质的掺杂区124(步骤S724)。井区120例如是p型井区，且以环状结构的形式形成于深井区106的外围四周。在第四实施例中，井区120的形成方法可以采用离子布植方式而对应深井区106的外缘在磊晶层104的上部植入硼离子，且所使用的能量例如是约为250keV至350keV。井区122例如是n型井区，且以环状结构的形式形成于井区120的外围四周。在第四实施例中，井区122的形成方法可以采用离子布植方式而对应井区120的外缘在磊晶层104中植入磷离子，且所使用的能量例如是约为350keV至550keV。掺杂区124例如是P型掺杂区，并形成于环状井区120所定义的范围内且横跨整个深井区106区域的顶部。在第四实施例中，掺杂区124的形成方法可以采用离子布植方式于深井区106的顶部植入硼离子，且所使用的能量例如是约为IOkeV至45keV。步骤S726，于掺杂区114、井区116、井区118、井区120以及井区122上形成多个接触窗126，用以与外部电路电性连接。至此，即可大致完成如图1A及图1B所示的半导体元件100的制作。第五实施例图5A至图5C是依照本发明的第五实施例的一种半导体元件的制造流程示意图。在图5A至图5C中，和图2相同的构件则使用相同的标号并省略其说明，且图5A主要是接续上述实施例的图4A之后的步骤。图8是依照本发明的第五实施例的半导体元件的制造步骤流程图。请參照图5A与图8，在形成深井区106(步骤S706)之后，进行步骤S802，于深井区106中形成具有第一导电型杂质的层区202，其例如是p型井区。在第五实施例中，可以利用离子布植方式而在深井区106中植入硼离子而制作层区202，且所使用的能量例如是约为1600keV至2200keV。步骤S804，于深井区106中形成具有第一导电型杂质的层区204，其例如是P型井区。特别说明的是，形成于深井区106中的层区202及层区204的涵盖范围皆未延伸至磊晶层102上表面，而层区204形成于层区202的上方，且两者互不相连。在第五实施例中，形成层区204的方法可藉由离子布植方式在深井区106中植入硼离子，且所使用的能量例如是约为300keV至550keV。请參照图5B与图8，步骤S806，于深井区106中依序形成具有第一导电型杂质的层区206及层区208，其例如是p型层区。层区206及层区208例如是以垂直排列的方式形成于层区202上方，且彼此互相连接。因此，层区202可藉由层区208及层区206所形成的垂直结构而将其连接至磊晶层104上表面。在第五实施例中，可以利用离子布植方式而在深井区106中植入硼离子而分别制作层区206及层区208，且所使用的能量例如是约为300keV至900keV，或者可选择性的使用同一道制程。步骤S808，于深井区106中形成具有第一导电型杂质的层区210，其例如是p型层区。层区210例如是形成于层区204上方且彼此互相连接，因此层区204可藉由层区210而连接至磊晶层104上表面。在第五实施例中，可以利用离子布植方式而在深井区106中植入硼离子而制作层区210，且所使用的能量例如是约为300keV至500keV。之后，选择性地于磊晶层104中形成具有第一导电型杂质的井区120(步骤S810)及具有第二导电型杂质的井区122 (步骤S812)。井区120例如是p型井区，且以环状结构的形式形成于深井区106的外围四周。井区122例如是n型井区，且以环状结构的形式形成于井区120的外围四周。可以依照上述实施例所述的方法来形成井区120及井区122，故于此不再赘述。请參照图5C与图8，步骤S814，选择性地于深井区106的上部中形成具有第二导电型杂质的掺杂区211，其例如是掺质浓度较高的n型掺杂区，用以增加设计上的弹性。掺杂区211例如形成在由层区204及层区210所定义出的范围内。步骤S816，选择性地于深井区106中分别形成具有第二导电型杂质的井区212以及井区214。井区212及井区214例如是掺质浓度较高的n型井区，以增加导电性而作为深井区106的外接端。井区212例如是形成于层区202上方，且位于层区208及层区210之间。井区214例如是形成于由层区202、206、208与磊晶层104所定义的范围内的区域，且位于层区208及井区120之间。在第五实施例中，井区212及井区214的形成方法可以采用离子布植方式而在深井区106的上部植入磷离子，且所使用的能量例如是约为200keV至500keV，且井区212及井区214可在同一步骤中同时形成或是在不同步骤中分别形成。接着，在选择性地于深井区106中形成具有第I导电型杂质的掺杂区124(步骤S818)之后，进行步骤S820，于层区202上方的深井区106 (或掺杂区211)、井区212、井区214、井区120以及井区122上形成多个接触窗126，以完成如图2所示的半导体元件200的制作。第六实施例图6A至图6C是依照本发明的第六实施例的一种半导体元件的制造流程示意图。在图6A至图6C中，和图3相同的构件则使用相同的标号并省略其说明，且图6A主要是接续上述实施例的图4A之后的步骤。图9是依照本发明的第六实施例的半导体元件的制造步骤流程图。请參照图6A与图9，在形成深井区106(步骤S706)之后，进行步骤S902，于深井区106中形成具有第一导电型杂质的层区202，其例如是p型层区。步骤S904，于深井区106中依序形成具有第一导电型杂质的层区206及层区208，其例如是p型井区。层区206及层区208例如是以垂直排列的方式形成于层区202上方，以使层区202能够藉由层区208及层区206所形成的垂直结构而将其连接至磊晶层104上表面。请參照图6B与图9，步骤S906，于深井区106中形成具有第一导电型杂质的井区302，其例如是p型井区。形成于深井区106中的井区302位于层区202的上方，且其涵盖范围例如是延伸至磊晶层102上表面。在第六实施例中，可以利用离子布植方式而在深井区106中植入硼离子而制作井区302，且所使用的能量例如是约为300keV至550keV。步骤S908，于井区302中形成具有第二导电型杂质的掺杂区304，其例如是n型掺杂区。在第六实施例中，形成掺杂区304的方法可采用离子布植而在井区302的上部植入磷离子，且所使用的能量例如是约为200keV至500keV。之后，选择性地于磊晶层104中形成具有第一导电型杂质的井区120(步骤S910)及具有第二导电型杂质的井区122(步骤S912)，井区120及井区122的形成方法可以依照上述实施例所述来制作，故于此不再赘述。请參照图6C与图9，步骤S914，选择性地于深井区106中分别形成具有第二导电型杂质的井区212以及井区214。井区212及井区214例如是掺质浓度较高的n型井区，以增加导电性而作为深井区106的外接端。井区212例如是形成于层区202上方，且位于层区208及井区302之间。井区214例如是形成于由层区202、206、208与磊晶层104所定义的范围内的区域，且位于层区208及井区120之间。接着，在选择性地于深井区106中形成具有第一导电型杂质的掺杂区124(步骤S916)之后，进行步骤S918，于掺杂区304、井区212、井区214、井区120以及井区122上形成多个接触窗126，以完成如图3所示的半导体元件300的制作。值得ー提的是，第四至第六实施例中所述的半导体元件的制造方法主要是使用多次离子布植制程在磊晶层102中分别掺杂所需的离子，以制作出具有多接面结构的光二极管，而可用以感测多波长的光。由于上述结构的布植制程方法可以利用CMOS逻辑制程达至IJ，因此可透过光罩图案的改变而相容于现有的半导体制程。但须注意的是，上述制程方法并不局限于CMOS逻辑制程，且制程步骤的顺序亦具弾性度而不限于上述实施例。综上所述，本发明的半导体元件藉由在磊晶层中配置井区及掺杂区，而形成具有多接面结构的光二极管，因此具备波长分エ及高灵敏度的特性，而可用以感测多波长的光。此外，本发明的半导体元件能够有效降低暗电流的产生进而提升元件效能，因而能够广泛应用于多种检測。此外，本发明的半导体元件的制造方法可以轻易地与现有的CMOS逻辑制程相整合，亦即能够在形成CMOS逻辑元件的同时ー并形成具有多接面结构的光二极管，制程简单且不需大幅增加生产成本。虽然本发明已以实施例掲示如上，但其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作适当的改动和同等替换，故本发明的保护范围应当以本申请权利要求所界定的范围为准。
权利要求
1.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一井区，配置于该深井区中，该第一井区的三边与该磊晶层相接； 具有该第二导电型杂质的一第二井区，配置于该第一井区中； 具有该第一导电型杂质的一第三井区，配置于该第二井区中，该第三井区的三边与该嘉晶层相接；以及 具有该第二导电型杂质的一第一掺杂区，配置于该第三井区中。
2.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第四井区，配置于该第二井区中，其中该第四井区的掺杂浓度大于该第二井区的掺杂浓度。
3.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第五井区，配置于该深井区中，其中该第五井区的掺杂浓度大于该深井区的掺杂浓度。
4.根据权利要求1所述的半导体元件，还包括具有该第一导电型杂质的一第六井区，对应该深井区的外缘而配置于该磊晶层中。
5.根据权利要求1所述的半导体元件，还包括具有该第二导电型杂质的一第七井区，对应该第六井区的外缘而配置于该磊晶层中。
6.根据权利要求1所述的半导体元件，还包括具有该第一导电型杂质的一第二掺杂区，配置于该深井区的顶部中。
7.根据权利要求1所述的半导体元件，其中当该第一导电型杂质为P型吋，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
8.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一层区及一第二层区，配置于该深井区中，且该第一层区及该第二层区各自的三边与该磊晶层相接，其中该第二层区位于该第一层区上方且互不相连； 具有该第一导电型杂质的至少ー第三层区，配置于该深井区中，其中该第三层区位于该第一层区上方，以将该第一层区连接至该磊晶层上表面；以及 具有该第一导电型杂质的一第四层区，配置于该深井区中，其中该第四层区位于该第ニ层区上方，以将该第二层区连接至该磊晶层上表面。
9.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的一第一掺杂区，配置于该深井区中，其中该第一掺杂区位于该第二层区上方，且该第一掺杂区的掺杂浓度大于该深井区的掺杂浓度。
10.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的至少ー第一井区，配置于该深井区中，其中该第一井区的掺杂浓度大于该深井区的掺杂浓度。
11.根据权利要求8所述的半导体元件，还包括具有该第一导电型杂质的一第二井区，对应该深井区的外缘而配置于该磊晶层中。
12.根据权利要求8所述的半导体元件，还包括具有该第二导电型杂质的一第三井区，对应该第二井区的外缘而配置于该磊晶层中。
13.根据权利要求8所述的半导体元件，还包括具有该第一导电型杂质的ー第二掺杂区，配置于该深井区的顶部中。
14.根据权利要求8所述的半导体元件，其中当该第一导电型杂质为p型吋，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
15.一种半导体元件，其特征在于，包括: 具有一第一导电型杂质的一基材； 具有该第一导电型杂质的一磊晶层，配置于该基材上； 具有一第二导电型杂质的一深井区，配置于该磊晶层中； 具有该第一导电型杂质的一第一层区，配置于该深井区中，该第一层区的三边与该磊晶层相接； 具有该第一导电型杂质的至少ー第二层区，配置于该深井区中，其中该第二层区位于该第一层区上方，以将该第一层区连接至该磊晶层上表面； 具有该第一导电型杂质的一第一 井区，配置于该深井区中，其中该第一井区位于该第ー层区上方且互不相连，该第一井区的三边与该磊晶层相接；以及 具有该第二导电型杂质的一第一掺杂区，配置于该第一井区中。
16.根据权利要求15所述的半导体元件，还包括具有该第二导电型杂质的至少ー第二井区，配置于该深井区中，其中该第二井区的掺杂浓度大于该深井区的掺杂浓度。
17.根据权利要求15所述的半导体元件，还包括具有该第一导电型杂质的一第三井区，对应该深井区的外缘而配置于该磊晶层中。
18.根据权利要求15所述的半导体元件，还包括具有该第二导电型杂质的一第四井区，对应该第三井区的外缘而配置于该磊晶层中。
19.根据权利要求15所述的半导体元件，还包括具有该第一导电型杂质的一第二掺杂区，配置于该深井区的顶部中。
20.根据权利要求15所述的半导体元件，其中当该第一导电型杂质为p型吋，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
21.一种半导体元件的制造方法，其特征在于，包括: 提供具有一第一导电型杂质的一基材； 于该基材上形成具有该第一导电型杂质的一磊晶层； 于该磊晶层中形成具有一第二导电型杂质的一深井区； 于该深井区中形成具有该第一导电型杂质的一第一井区，该第一井区的三边与该磊晶层相接； 于该第一井区中形成具有该第二导电型杂质的一第二井区； 于该第二井区中形成具有该第一导电型杂质的一第三井区，该第三井区的三边与该磊晶层相接；以及 于该第三井区中形成具有该第二导电型杂质的一第一掺杂区。
22.根据权利要求21所述的半导体元件的制造方法，其中当该第一导电型杂质为p型时，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
23.一种半导体元件的制造方法，其特征在于，包括: 提供具有一第一导电型杂质的一基材； 于该基材上形成具有该第一导电型杂质的一磊晶层； 于该磊晶层中形成具有一第二导电型杂质的一深井区； 于该深井区中形成具有该第一导电型杂质的一第一层区及一第二层区，其中该第二层区形成于该第一层区上方且互不相连，且该第一层区与该第二层区各自的三边与该磊晶层相接； 于该深井区中形成具有该第一导电型杂质的至少ー第三层区，其中该第三层区形成于该第一层区上方，以将该第一层区连接至该磊晶层上表面；以及 于该深井区中形成具有该第一导电型杂质的一第四层区，其中该第四层区形成于该第ニ层区上方，以将该第二层区连接至该磊晶层上表面。
24.根据权利要求23所述的半导体元件的制造方法，其中当该第一导电型杂质为p型时，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
25.一种半导体元件的制造方法，其特征在于，包括: 提供具有一第一导电型杂质的一基材； 于该基材上形成 具有该第一导电型杂质的一磊晶层； 于该磊晶层中形成具有一第二导电型杂质的一深井区； 于该深井区中形成具有该第一导电型杂质的一第一层区，该第一层区的三边与该磊晶层相接； 于该深井区中形成具有该第一导电型杂质的至少ー第二层区，其中该第二层区形成于该第一层区上方，以将该第一层区连接至该磊晶层上表面； 于该深井区中形成具有该第一导电型杂质的一第一井区，其中该第一井区形成于该第ー层区上方且互不相连，该第一井区的三边与该磊晶层相接；以及于该第一井区中形成具有该第二导电型杂质的一第一掺杂区。
26.根据权利要求25所述的半导体元件的制造方法，其中当该第一导电型杂质为p型时，该第二导电型杂质为n型；当该第一导电型杂质为n型时，该第二导电型杂质为p型。
全文摘要
本发明涉及一种分子检测与鉴别的多接面结构的光二极管及其制造方法。多接面结构的光二极管包括具有第一导电型杂质的基材、具有第一导电型杂质的磊晶层、具有第二导电型杂质的深井区、具有第一导电型杂质的第一井区、具有第二导电型杂质的第二井区、具有第一导电型杂质的第三井区以及具有第二导电型杂质的第一掺杂区。磊晶层配置于基材上。深井区配置于磊晶层中。第一井区配置于深井区中，其三边与磊晶层相接。第二井区配置于第一井区中。第三井区配置于第二井区中，其三边与磊晶层相接。第一掺杂区配置于第三井区中。
文档编号H01L27/146GK103094289SQ201210022350
公开日2013年5月8日 申请日期2012年2月1日 优先权日2011年10月28日
发明者蔡俊珑, 黄瑞峰, 许明芳, 陈至扬 申请人:体学生物科技股份有限公司